JP3174860U - ３ｄリードフレーム構造 - Google Patents
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- 239000000463 material Substances 0.000 claims description 28
- 239000007787 solid Substances 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 238000007747 plating Methods 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 3
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical group [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 2
- 238000005520 cutting process Methods 0.000 claims description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 2
- 229910052737 gold Inorganic materials 0.000 claims description 2
- 239000010931 gold Substances 0.000 claims description 2
- 238000000227 grinding Methods 0.000 claims description 2
- 239000011347 resin Substances 0.000 claims description 2
- 229920005989 resin Polymers 0.000 claims description 2
- 238000007788 roughening Methods 0.000 claims description 2
- 229910052709 silver Inorganic materials 0.000 claims description 2
- 239000004332 silver Substances 0.000 claims description 2
- 230000017525 heat dissipation Effects 0.000 abstract description 7
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 238000000034 method Methods 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 239000005022 packaging material Substances 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000005304 joining Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 238000012536 packaging technology Methods 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
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Abstract
【課題】立体リードを再度折り曲げずに済み、製造工程を簡素化でき、優れた放熱性を有する３Ｄリードフレーム構造を提供する。
【解決手段】３Ｄリードフレーム構造は、ダイパッドおよび複数の立体リードを備え、ダイパッドとＩＣチップは対応して設置し、ＩＣチップ上には複数の電極パッドを備え、複数の立体リードはＩＣチップを包囲し、各立体リードの上表面の一端を薄化してインナーリードを形成し、各立体リード下表面のもう一端を薄化してアウターリードを形成し、複数のワイヤはそれぞれ対応するリードと電極パッドを電気的接続する。
【選択図】図２
【解決手段】３Ｄリードフレーム構造は、ダイパッドおよび複数の立体リードを備え、ダイパッドとＩＣチップは対応して設置し、ＩＣチップ上には複数の電極パッドを備え、複数の立体リードはＩＣチップを包囲し、各立体リードの上表面の一端を薄化してインナーリードを形成し、各立体リード下表面のもう一端を薄化してアウターリードを形成し、複数のワイヤはそれぞれ対応するリードと電極パッドを電気的接続する。
【選択図】図２
Description
本考案は基本電気素子に関するものであって、特に半導体またはその他個体装置のコンポーネントリードに関するものである。
これまでの半導体パッケージング技術は、絶縁基材上に半導体チップを搭載するため、この半導体チップに対し基板表面上に形成されたリードと電極パッドにワイヤボンディングを施す技術が広く採用されてきた。しかし、電子産業の盛んな発展に伴い、電子製品は多機能、高性能およびコンパクト化の方向で研究開発が進められ、パッケージング技術については、半導体チップの高集積度および超小型化のパッケージニーズに応じるため、従来の回路レイアウト方式では使用に不十分となってきている。
公知技術の実施方式については図１ａに示す公知のパッケージ装置の側面図および図１ｂに示す公知のパッケージ装置の側面構造図を参照して説明する。図１ａが示すように、公知のワイヤボンディングのパッケージ装置１０は一般的に、ダイパッド１２を設け、ダイパッド１２上部にＩＣチップ１４を設け、ダイボンド材１６を用いてＩＣチップ１４をダイパッド１２上部に設置し、ＩＣチップ１４上部には複数の電極パッド１８を設け、複数のリード２０はＩＣチップ１４を包囲し、複数のワイヤ２２はそれぞれ対応する電極パッド１８とリード２０を電気的接続し、パッケージ材料２４によってダイパッド１２、ＩＣチップ１４、ダイボンド材１６、電極パッド１８、リード２０およびワイヤ２２を覆い包む。図１ｂから直接わかるように、パッケージ装置１０におけるワイヤ２２のレイアウトは、平面の単純な配線レイアウト技術であり、実施過程におけるパッケージ装置１０外部に露出した金属面積の調節は難しく、パッケージ装置１０の底部面積が制限されるため、レイアウトできる回路空間は制限され、金属材質のリード２０と可塑性材料のパッケージ材料２４の結合度は悪く、リード２０の脱落が容易に起こり、リード２０は折り曲げなければ回路板との接触ができず、製造過程での複雑度が増す。また、リード２０の厚みが薄すぎると放熱面積が小さくなり、放熱効果を得られない。
半導体製造技術の益々の進歩に伴い集積回路の密度も増加しているので、どのようにパッケージング後のＩＣチップ構造に電気的安定性、実行速度の速さ、優れた放熱性、およびコンパクトなパッケージ体積といった特性を持たせるかが本考案の研究改善すべき方向となる。
これらの点を考慮し、上述の問題に対して本考案は、上述した公知技術が抱える、回路レイアウトの空間の制限、導線材質と可塑性材料の結合度の悪さ、および製造工程実施方式の煩雑さといった欠点を解決するために３Ｄリードフレーム構造を提案する。本考案の主な目的は、より厚みのある金属片を立体リードの実施材料として用い、立体リードの厚みを部分的に薄化してアウターリードおよびインナーリードを形成することで、設定した導線および表面実装用コネクタの面積サイズを直接調節するのに便利な３Ｄリードフレーム構造を提供することである。
本考案のもう１つの目的は、立体リードをパッケージ材料内部に封止することで、公知技術の抱える金属材質のリードと可塑性材料のパッケージング材料の結合度の悪さによりリードが容易に脱落するという問題を解決し、立体リードをパッケージ材料内部に封止することにより、外部に露出したアウターリードを用いて回路板と接合することで、立体リードを再度折り曲げる必要がなくなり、公知の製造工程の実施方式を簡素化でき、製造工程の向上と言う点で優勢となる３Ｄリードフレーム構造を提供することである。
本考案のさらなる目的は、立体リードの形状については公知技術の平面配線レイアウト技術に比べ厚みが増すので、それに伴い放熱面積も増加し、高い放熱効果を達成する３Ｄリードフレーム構造を提供することである。
本考案にもとづき提供する３Ｄリードフレーム構造は、ダイパッドと、複数の立体リードと、複数のワイヤと、パッケージ材料を備え、ダイパッドとＩＣチップは対応して設置し、ＩＣチップ上部にはＩＣチップを包囲する複数の電極パッドを備え、各立体リード上表面の一端を薄化してインナーリードを形成し、各立体リード下表面のもう一端を薄化してアウターリードを形成し、複数のワイヤでそれぞれ対応するインナーリードと電極パッドを電気的接続し、最後にダイパッド、ＩＣチップおよび立体リードを覆い包むとともに外部にアウターリードを露出させる。
本考案によれば、比較的厚みのある金属片の立体リードを用い、立体リードの厚みを部分的に薄化してアウターリードおよびインナーリードを形成するので、設定した導線および表面実装用コネクタの面積サイズの直接調節が便利になり、立体リードをパッケージ材料内部に封止することでリードが容易に脱落することがなくなり、立体リードを再度折り曲げる必要がないので製造工程を簡素化でき、立体リードの形状の厚みを増加させることで高い放熱効果を達成できる。
本考案の目的、技術内容、特徴および達成される効果の更なる理解と認識のため、具体的実施例と図面を合わせて詳細に説明する。
本考案は３Ｄリードフレーム構造であり、パッケージ構造を利用した設計において、立体リードの両端部分を薄化し、立体リードが立体構造形態を有するようにし、一端はＩＣチップ回路の接続に用い、もう一端は表面実装技術による接合に使用する。
本考案の実施方式については、図２の本考案の３Ｄリードフレーム構造図、図３の本考案の平面図および図４の図３におけるＡ−Ａ’線の断面を参照する。図２が示すように、本考案が提供する３Ｄリードフレーム構造２６はダイパッド２８と複数の立体リード３４を備え、ダイパッド２８上部には少なくとも１つのＩＣチップ３０を設け、各ＩＣチップ３０上部には複数の電極パッド３２を設け、複数の立体リード３４はダイパッド２８を包囲する。続いて、図３および図４が示すように、本考案の実施方式では、立体リード３４をパッケージ材料３６内部に埋設し、立体リード３４が有するアウターリード３８は外部に露出し、表面実装技術による接合を達成する。図３が示すように、本考案のアウターリード３８はインナーリード４０にそれぞれ対応して電気的接続し、インナーリード４０も外部電気的接点４２にそれぞれ対応して電気的接続する。図４が示すように、本考案ではダイボンド材４４を用いてＩＣチップ３０をダイパッド２８上部に直接実装する。
図５ａの立体リードの元のリード片の側面図、図５ｂの形成されたアウターリードの側面図、図５ｃの形成されたインナーリードの側面図および図２を参照する。図が示すように、本考案では比較的厚い金属片を立体リード３４の実施材料として用い、立体リード３４においては、上表面４６の一端をスタンピング、エッチング、研削又は切断の方式により立体リード３４の部分的厚みを薄化してアウターリード３８を形成し、同様に各立体リード３４の下表面４８においてもスタンピング、エッチング、研削または切断の方式により立体リード３４の部分的厚みを薄化してインナーリード５０を形成する。このため、本考案によれば、外部に露出したアウターリード３８の面積を調節でき、設定した導線および表面実装技術（Ｓｕｒｆａｃｅ−ｍｏｕｎｔ ｔｅｃｈｎｏｌｏｇｙ，ＳＭＴ）用コネクタの面積サイズに合わせるのが便利である。最後に図２が示すように、複数の銅合金または鉄ニッケル合金の材質のワイヤ５２を用いてそれぞれ対応する電極パッド３２とインナーリード５０を電気的接続する。
図６の図２におけるＡ−Ａ’線の断面図と図２を参照する。図が示すように、各立体リード３４のアウターリード３８は平面式金属導線または外部接続式リードであってもよく、各立体リード３４はパッケージ材料３６の下表面５４においてアウターリードピン３８を露出し、粗面処理、ハーフエッチングまたはスタンピング加工によりアウターリード３８とパッケージ材料３６との間の接合強度を増強させる。最後にアウターリード３８は、少なくとも一層の銀めっきまたは金めっき材質の金属めっき層５６を用いて酸化防止し、絶縁性樹脂のパッケージ材料３６はダイパッド２８、ＩＣチップ３０および立体リード３４を覆い包むとともにアウターリード３８を外部に露出させる。パッケージ材料３６によってアウターリード３８以外の全ての部分を覆い包むことができるので、立体リード３４とパッケージ材料３６の結合効果は優れ、立体リード３４の脱落を回避できる。
ここで開示された本考案の３Ｄリードフレーム構造の上述の実施例は本考案の好ましい実施例に過ぎず、実施例により本考案の特徴を説明する目的は、当該技術を熟知する者が本考案の内容を理解して実施できるようにすることであり、本考案の実施範囲を限定するものではない。従って、本考案の精神と領域を脱しない範囲内で加えた形状、構造、特徴など各種の変更や潤色は全て、本考案の実用新案登録請求の範囲内に含まれる。
１０ 公知のワイヤボンディングのパッケージ装置
１２ ダイパッド
１４ ＩＣチップ
１６ ダイボンド材
１８ 電極パッド
２０ インナーリード
２２ ワイヤ
２４ パッケージ材料
２６ ３Ｄリードフレーム構造
２８ ダイパッド
３０ ＩＣチップ
３２ 電極パッド
３４ 立体リード
２８ ダイパッド
３６ パッケージ材料
３８ アウターリード
４０ インナーリード
４２ 外部電気的接点
４４ ダイボンド材
４６ 上表面
４８ 下表面
５０ インナーリード
５２ ワイヤ
５４ 下表面
５６ 金属めっき層
１２ ダイパッド
１４ ＩＣチップ
１６ ダイボンド材
１８ 電極パッド
２０ インナーリード
２２ ワイヤ
２４ パッケージ材料
２６ ３Ｄリードフレーム構造
２８ ダイパッド
３０ ＩＣチップ
３２ 電極パッド
３４ 立体リード
２８ ダイパッド
３６ パッケージ材料
３８ アウターリード
４０ インナーリード
４２ 外部電気的接点
４４ ダイボンド材
４６ 上表面
４８ 下表面
５０ インナーリード
５２ ワイヤ
５４ 下表面
５６ 金属めっき層
Claims (11)
- 上面に複数の電極パッドを備えるＩＣチップと対応して設置されるダイパッドと、
複数の立体リードであり、前記ＩＣチップを包囲し、各前記立体リードの上表面の一端を薄化してインナーリードを形成し、各前記立体リードの下表面のもう片方の一端を薄化してアウターリードを形成する複数の立体リードと、
対応する前記インナーリードと前記電極パッドをそれぞれ電気的接続する複数のワイヤと、
前記ダイパッド(chip mount)、前記ＩＣチップおよび前記立体リードを覆い包むとともに、アウターリードを露出させるパッケージ材料と、
を備えることを特徴とする３Ｄリードフレーム構造。 - 前記立体リードにおいて前記アウターリードは露出し、前記アウターリードは平面式金属導線または外部接続式リードであることを特徴とする、請求項１に記載の３Ｄリードフレーム構造。
- 各前記アウターリードは外部リードを用いて対応する外部電気接点にそれぞれ電気的接続することを特徴とする、請求項２に記載の３Ｄリードフレーム構造。
- 前記パッケージ材料は絶縁性樹脂であることを特徴とする、請求項１に記載の３Ｄリードフレーム構造。
- 前記アウターリードにおいて、粗面処理、ハーフエッチングまたはスタンピング加工により前記アウターリードと前記パッケージ材料の間の接合強度が増強されることを特徴とする、請求項１に記載の３Ｄリードフレーム構造。
- 前記ワイヤの材質は銅合金または鉄ニッケル合金であることを特徴とする、請求項１に記載の３Ｄリードフレーム構造。
- 前記立体リードにおいて、スタンピング、エッチング、研削または切断の方式により前記インナーリードおよび前記アウターリードが形成されることを特徴とする、請求項１に記載の３Ｄリードフレーム構造。
- 前記立体リードの材質は銅合金または鉄ニッケル合金であることを特徴とする、請求項１に記載の３Ｄリードフレーム構造。
- 基板の下表面を覆う少なくとも１つの金属めっき層を含むことを特徴とする、請求項１に記載の３Ｄリードフレーム構造。
- 前記金属めっき層の材質は銀めっきまたは金めっきであることを特徴とする、請求項９に記載の３Ｄリードフレーム構造。
- 前記ＩＣチップはダイボンド材を用いて前記基板上に実装されることを特徴とする、請求項１に記載の３Ｄリードフレーム構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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Family
ID=48001954
Family Applications (1)
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|---|---|---|---|
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Cited By (2)
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|---|---|---|---|---|
| JP2017135241A (ja) * | 2016-01-27 | 2017-08-03 | ローム株式会社 | 半導体装置 |
| CN113451249A (zh) * | 2020-03-27 | 2021-09-28 | 美商矽成积体电路股份有限公司 | 封装结构 |
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