JP2012119558A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2012119558A
JP2012119558A JP2010269105A JP2010269105A JP2012119558A JP 2012119558 A JP2012119558 A JP 2012119558A JP 2010269105 A JP2010269105 A JP 2010269105A JP 2010269105 A JP2010269105 A JP 2010269105A JP 2012119558 A JP2012119558 A JP 2012119558A
Authority
JP
Japan
Prior art keywords
package
substrate
semiconductor chip
lead
exposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010269105A
Other languages
English (en)
Other versions
JP5707902B2 (ja
Inventor
Hiroshi Honjo
広 本城
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2010269105A priority Critical patent/JP5707902B2/ja
Priority to US13/298,425 priority patent/US8508048B2/en
Priority to CN2011103799633A priority patent/CN102487051A/zh
Publication of JP2012119558A publication Critical patent/JP2012119558A/ja
Application granted granted Critical
Publication of JP5707902B2 publication Critical patent/JP5707902B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1052—Wire or wire-like electrical connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】ＰｏＰ構造の上パッケージの構成の自由度を向上させることができると共に、比較的低コストで製造することが可能である、半導体装置を提供する。
【解決手段】基板１２と、この基板１２上に実装された半導体チップ１１と、基板１２の上面及び半導体チップ１１が絶縁材１５により封止されて成るパッケージ１０と、このパッケージ１０の上面に露出したモールド材３２と、一端がこのモールド材３２に接続され、他端が基板１２に電気的に接続され、モールド材３２との接続部から基板１２との接続部まで、同一材料により一体に形成され、モールド材３２との接続部がパッケージ１０の上面に露出したリード３１とを含む、半導体装置を構成する。
【選択図】図１

Description

本発明は、半導体チップを含むパッケージから成る半導体装置及びその製造方法に係わる。
電子機器において、半導体チップを用いた部品の小型化を目的として、半導体チップを含むパッケージを複数個積層した、所謂ＰｏＰ（Package on Package）構造が提案されている（例えば特許文献１参照。）。
ＰｏＰ構造では、複数個のパッケージを横に並べた構造と比較して、実装面積で有利であり、伝送経路が短くなる、という利点を有している。
従来から提案されているＰｏＰ構造では、下パッケージの半導体チップの周囲に設けられた、半田ボールや配線等によって、下パッケージと上パッケージとの接続を行っている。
この構成の場合、上パッケージは、半田ボール等の接続部に対応して、大きいサイズで形成する必要がある。
国際特許公開第２００６／０８２６２０号（図１）
上述した、下パッケージの半導体チップの周囲に設けられた、半田ボールや配線等によって下パッケージと上パッケージとの接続を行う構成では、下パッケージの大きさに合わせて上パッケージを設計することが必要になる。
そのため、上パッケージを規格化したり、上パッケージに汎用品等の任意のパッケージを使用したりすることが難しくなる。そして、下パッケージに新規開発品を用いると、上パッケージも下パッケージに合わせて新規に開発する必要が生じることがある。
特に、半田ボールによって下パッケージと上パッケージとの接続を行う構成では、接続部の大きさが、半田ボールのピッチやサイズで決まる。
パッケージの反りを考慮した確実な接続を確保するためには、大きめのピッチとサイズが必要であり、これに伴いパッケージの外形サイズも大きくなる。
また、上パッケージの半導体チップが下パッケージの半導体チップよりも小さい場合には、上パッケージの半導体チップから下パッケージとの接続部までの距離が長くなる。
この場合に、下パッケージとの接続部と上パッケージとの間を、中継基板に形成した配線層を用いて接続することが考えられる。例えば、下パッケージに、基板のパッドから上面まで貫通するビアホールを形成して、ビアホール内に導電層を埋め込み、この導電層と上パッケージとの間を、中継基板に形成された配線層で接続すればよい。
しかしながら、中継基板を使用する場合、また、ビアホール内の導電層と、中継基板の配線層とを、それぞれ別々の工程で形成する必要があり、製造工程数が煩雑になってしまう。このため、製造コストが高くなったり、生産性が落ちたりする。
上述した問題の解決のために、本発明においては、ＰｏＰ構造の上パッケージの構成の自由度を向上させることができると共に、比較的低コストで製造することが可能である、半導体装置及びその製造方法を提供するものである。
本発明の半導体装置は、基板と、この基板上に実装された半導体チップと、基板の上面及び半導体チップが絶縁材により封止されて成るパッケージと、このパッケージの上面に露出したモールド材とを含む。
また、一端がこのモールド材に接続され、他端が基板に電気的に接続され、モールド材との接続部から基板との接続部まで、同一材料により一体に形成され、モールド材との接続部がパッケージの上面に露出したリードとを含む。
上述の本発明の半導体装置の構成によれば、モールド材と、一端がこのモールド材に接続され、他端が基板に電気的に接続され、モールド材との接続部から基板との接続部まで、同一材料により一体に形成されたリードを用いている。
これにより、従来公知の技術を用いて、容易に、かつ安価に、基板からパッケージの上面までを電気的に接続することが可能になる。
そして、リードのモールド材との接続部がパッケージの上面に露出しているので、このパッケージの上面に露出した、モールド材との接続部に、他のパッケージを電気的に接続して、ＰｏＰ構造のパッケージを作製することが可能になる。
また、リードによって、基板との接続部の真上から、他のパッケージとの接続部を離すことが可能になる。そのため、例えば他のパッケージが小さくても、接続することが可能になる。
本発明の半導体装置は、基板と、この基板上に実装された第１の半導体チップと、基板の上面及び第１の半導体チップが絶縁材により封止されて成る第１のパッケージと、この第１のパッケージの上面に露出したモールド材とを含む。
また、一端がこのモールド材に接続され、他端が基板に電気的に接続され、モールド材との接続部から基板との接続部まで、同一材料により一体に形成され、モールド材との接続部が第１のパッケージの上面に露出したリードを含む。
さらに、第２の半導体チップと、この第２の半導体チップが絶縁材により封止されて成り、第１のパッケージの表面に露出した、リードのモールド材との接続部上に電気的に接続された、第２のパッケージとを含む。
上述の本発明の半導体装置の構成によれば、モールド材と、一端がこのモールド材に接続され、他端が基板に電気的に接続され、モールド材との接続部から基板との接続部まで、同一材料により一体に形成されたリードを用いている。
これにより、従来公知の技術を用いて、容易に、かつ安価に、基板から第１のパッケージの上面までを電気的に接続することが可能になる。
そして、リードのモールド材との接続部が第１のパッケージの上面に露出していて、このモールド材との接続部に第２のパッケージを電気的に接続しているので、ＰｏＰ構造のパッケージが構成されている。
また、リードによって、基板との接続部の真上から、第２のパッケージとの接続部を離すことが可能になる。そのため、例えば第２のパッケージが小さくても、接続することが可能になる。
本発明の半導体装置の製造方法は、基板上に半導体チップを実装する工程と、一端がモールド材に接続され、モールド材との接続部から他端まで同一材料により一体に形成された、リードの他端の部分を、基板に電気的に接続する工程とを含む。
さらに、リードのモールド材との接続部及びモールド材が上面に露出するように、基板の上面、半導体チップ、リード、並びにモールド材を絶縁材により封止して、パッケージを形成する工程を含む。
上述の本発明の半導体装置の製造方法によれば、一端がモールド材に接続され、モールド材との接続部から他端まで同一材料により一体に形成された、リードの他端の部分を、基板に電気的に接続している。そして、リードのモールド材との接続部及びモールド材が上面に露出するように、基板の上面、半導体チップ、リード、並びにモールド材を絶縁材により封止して、パッケージを形成する。
これにより、容易に、かつ安価に、基板からパッケージの上面までを電気的に接続することが可能になる。
そして、リードのモールド材との接続部をパッケージの上面に露出させるので、このパッケージの上面に露出した、モールド材との接続部に、他のパッケージを電気的に接続して、ＰｏＰ構造のパッケージを作製することが可能になる。
また、リードによって、基板との接続部の真上から、第２のパッケージとの接続部を離すことが可能になる。
上述の本発明によれば、容易に、かつ安価に、基板からパッケージの上面までを電気的に接続することが可能になるので、ＰｏＰ構造のパッケージを、安いコストで構成し、安いコストで製造することが可能になる。
また、本発明によれば、リードによって、基板との接続部の真上から、他のパッケージ（第２のパッケージ）との接続部を離すことが可能になるので、他のパッケージ（第２のパッケージ）の構成の自由度を向上することができる。
これにより、例えば、小さいパッケージや、汎用品のパッケージ、規格品のパッケージを、他のパッケージ（第２のパッケージ）として使用することができる。
本発明の半導体装置の第１の実施の形態の概略構成図（一部側面を示す断面図）である。 図１の半導体装置の製造方法を示す製造工程図である。 図１の半導体装置の製造方法を示す製造工程図である。 図１の半導体装置の製造方法を示す製造工程図である。 図１の半導体装置の製造方法を示す製造工程図である。 図１の半導体装置の製造方法を示す製造工程図である。 図１の半導体装置の製造方法を示す製造工程図である。 ペリフェラルパッケージの構成をＴＳＯＰとした場合の図７のパッケージの平面図である。 Ａ〜Ｃ ペリフェラルパッケージの製造方法を示す製造工程図である。
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
なお、説明は以下の順序で行う。
１．第１の実施の形態
２．変形例
＜１．第１の実施の形態＞
本発明の半導体装置の第１の実施の形態の概略構成図（一部側面を示す断面図）を、図１に示す。
この半導体装置は、第１のパッケージ（下パッケージ）１０と第２のパッケージ（上パッケージ）２０とが積層された、ＰｏＰ構造となっている。
第１のパッケージ（下パッケージ）１０は、第１の半導体チップ１１がモールド樹脂１５に封止されて成る。
第１の半導体チップ１１は、インターポーザ基板１２の上に、絶縁性又は導電性のペースト１３によって、ダイボンドされている。
インターポーザ基板１２は、コア材に、水平方向及び上下方向に配線層１７が形成されて成る。配線層１７のうち、インターポーザ基板１２の表面に露出した配線層がパッド１７Ａとなる。そして、インターポーザ基板１２の上面がモールド樹脂１５で完全に封止されて、第１のパッケージ（下パッケージ）１０が構成されている。
インターポーザ基板１２の上面及び下面には、インターポーザ基板１２から露出した配線層１７の一部を覆うように、絶縁材（ソルダレジスト等）１８が形成されている。
さらに、インターポーザ基板１２の下面には、下面側に露出した配線層１７に接続された半田ボール１６が、多数形成されている。
また、第１の半導体チップ１１の上面に形成された電極パッド（図示せず）と、インターポーザ基板１２の上面の配線層１７との間を、金線１４のワイヤによって、電気的に接続している。
第２のパッケージ（上パッケージ）２０は、第２の半導体チップ２１がモールド樹脂２４に封止されて成る。
第２の半導体チップ２１は、コア材２２の上下両面に絶縁材２７が形成された基板の、上面の絶縁材２７上に配置されている。この基板には、その上面や下面において、絶縁材２７の内部や絶縁材２７がない部分に、配線層２６が形成されている。また、配線層２６は、コア材の一部を貫通しているプラグ層を含む。配線層２６のうち、基板の上面に露出した配線層がパッド２６Ａとなる。そして、基板の上面がモールド樹脂２４で完全に封止されて、第２のパッケージ（上パッケージ）２０が構成されている。
さらに、基板の下面に露出した配線層２６に接続されて、半田ボール２５が形成されている。
また、第２の半導体チップ２１の上面に形成された電極パッド（図示せず）と、基板の上面のパッド２６Ａとの間を、金線２３のワイヤによって、電気的に接続している。
なお、第１のパッケージ１０の金線１４及び半田ボール１６や、第２のパッケージ２０の金線２３は、図１に示した全てのものが同一断面に存在するわけではない。図１では、これらの部品１４，１６，２３については、側面から見たように、異なる断面に存在するものを併せて示している。
本実施の形態においては、特に、第１のパッケージ１０のインターポーザ基板１２の上面のパッド１７Ａと、第２のパッケージ２０の半田ボール２５との間を、第１のパッケージ１０内に設けられたペリフェラルパッケージ３０によって、電気的に接続している。
ペリフェラルパッケージ３０は、モールド樹脂３２と、このモールド樹脂３２から延びるリードフレーム３１とから成る。
そして、このペリフェラルパッケージ３０は、モールド樹脂３２と、リードフレーム３１のモールド樹脂３２付近の部分（接続部）とが、第１のパッケージ１０のモールド樹脂１５の表面に露出している。第２のパッケージ２０の半田ボール２５は、第１のパッケージの表面に露出した、リードフレーム３１のモールド樹脂３２付近の接続部上に、電気的に接続されている。
また、ペリフェラルパッケージ３０のリードフレーム３１は、ガルウイング状に曲げて成形されている。そして、リードフレーム３１の一端がモールド樹脂３２に接続されて固定されており、リードフレーム３１の他端の先端部が第１のパッケージ１０のインターポーザ基板１２の上面のパッド１７Ａに接続されている。リードフレーム３１は、一端のモールド樹脂３２との接続部から、他端のパッド１７Ａの接続部まで、同一材料により一体に形成されている。
ペリフェラルパッケージは、従来から製造されている構成を活用することが可能であり、安価に製造することができる。
通常のペリファラルパッケージでは、モールド樹脂内に半導体チップがモールドされ、リードフレームと半導体チップとがモールド樹脂内のワイヤ等により電気的に接続されている。
本実施の形態のペリフェラルパッケージ３０では、モールド樹脂３２内に半導体チップやワイヤを含まないので、モールド樹脂３２をその分薄く形成すればよい。そのため、例えば、モールド樹脂３２用の金型を、薄いモールド樹脂３２に対応した構成に変えれば、通常のペリファラルパッケージの製造ラインで製造することが可能である。
ペリフェラルパッケージ３０のモールド樹脂３２から延びるリードフレーム３１の配置は、特に限定されない。リードフレーム３１が左右の２方向に延びるＬＱＦＰ（Low profile Quad Flat Package）であっても、リードフレーム３１が前後左右の４方向に延びるＴＳＯＰ（Thin Small Outline Package）であっても良い。
また、図１では、ペリフェラルパッケージ３０のモールド樹脂３２とリードフレーム３１とがほぼ同じ厚さになっているが、これらの厚さが多少異なっていて、どちらかが厚くても構わない。
ペリフェラルパッケージ３０のリードフレーム３１は、ガルウイング形状に限定されず、その他の形状としても構わない。また、図１ではリードフレーム３１の中間部が斜め方向に延びて形成されているが、リードフレームの中間部を、上下方向に延びる形状、もしくは上下方向に近い方向に延びる形状、とすることも可能である。
リードフレームがいずれの形状であっても、一端のモールド樹脂との接続部から、他端の基板との接続部までが、同一材料により一体に形成されていればよい。
第１のパッケージ１０の第１の半導体チップ１１と、第２のパッケージ２０の第２の半導体チップ２１とは、特に構成が限定されるものではなく、各種の機能を有する半導体チップを使用することができる。
具体的には、例えば、第１の半導体チップ１１を演算処理回路として、第２の半導体チップ２１を記憶回路とすることが考えられる。
本実施の形態の半導体装置は、例えば以下に説明するようにして、製造することができる。
まず、図２に示すように、インターポーザ基板１２を用意する。インターポーザ基板１２は、コア材に、水平方向及び上下方向に配線層１７が形成されて成る。配線層１７のうち、インターポーザ基板１２の表面の配線層１７がパッド１７Ａとなる。
次に、図３に示すように、ダイボンド工程として、第１の半導体チップ１１を、導電性又は絶縁性のペースト１３によって、インターポーザ基板１２上にダイボンドする。
次に、図４に示すように、ワイヤボンド工程として、第１の半導体チップ１１上の電極パット（図示せず）と、インターポーザ基板１２のインナーリードパターン（配線層１７）とを、金線１４で結線する。
次に、図５に示すように、リードフレーム３１及びモールド樹脂３２から成るペリフェラルパッケージ３０を、リードフレーム３１の先端部において、導電性ペーストでインターポーザ基板１２の表面に露出したパッド１７Ａにダイボンドする。
次に、図６に示すように、モールド工程として、第１の半導体チップ１１、金線１４、ペリフェラルパッケージ３０（３１，３２）を、インターポーザ基板１２の片面のみに、モールド樹脂１５を用いて封止して、パッケージを形成する。このとき、金型の壁面にペリフェラルパッケージ３０の上面が接するようにして、ペリフェラルパッケージ３０のモールド樹脂３２及びリードフレーム３１をパッケージの上面に露出させる。
次に、図７に示すように、ボール搭載工程として、外部端子となる、はんだボール１６をインターポーザ基板１２の裏面にマウントして、リフロー法で固着させる。これにより、図１に示した第１のパッケージ（下パッケージ）１０が完成する。
ここで、ペリフェラルパッケージ３０（３１，３２）の構成をＴＳＯＰとした場合の図７のパッケージ（第１のパッケージ１０）の平面図を図８に示す。
図８に示すように、ペリフェラルパッケージ３０のモールド樹脂３２の左右の縁の部分に形成された略円形の穴に、リードフレーム３１の一端の略円形の部分が埋め込まれている。リードフレーム３１は、モールド樹脂３２との接続部付近が、第１のパッケージ１０のモールド樹脂１５の表面に露出している。
その後は、第１のパッケージ（下パッケージ）１０の上面に露出した、ペリフェラルパッケージ３０のリードフレーム３１（特に、図８の略円形の先端部）に、第２のパッケージ（上パッケージ）２０の下面の半田ボール２５を接続する。
このようにして、図１に示した本実施の形態の半導体装置を製造することができる。
なお、ペリフェラルパッケージ３０は、以下に説明するようにして、製造することができる。
図９Ａに示すように、直線形状に延びたリードフレーム３１を用意する。
次に、図９Ｂに示すように、モールド工程として、リードフレーム３１の一端部をモールド樹脂３２で封止する。
次に、図９Ｃに示すように、リードフォーミング工程として、リードフレーム３１のモールド樹脂３２よりも外側の外部リード部を、所定のガルウイング形状にフォーミングする。
このようにして、リードフレーム３１及びモールド樹脂３２から成る、ペリフェラルパッケージ３０を製造することができる。
上述の本実施の形態の半導体装置の構成によれば、リードフレーム３１の一端部をモールド樹脂３２で封止して固定してペリフェラルパッケージ３０を構成している。そして、リードフレーム３１の他端部をインターポーザ基板１２の上面側のパッド１７Ａに電気的に接続して、リードフレーム３１のモールド樹脂３２との接続部と、モールド樹脂３２とを、第１のパッケージ１０の上面に露出させている。リードフレーム３１は、一端のモールド樹脂３２との接続部から、他端のパッド１７Ａとの接続部まで、同一材料により一体に形成されている。
これにより、従来公知のペリフェラルパッケージの製造技術を用いて、容易に、かつ安価に、リードフレーム３１及びモールド樹脂３２から成るペリフェラルパッケージ３０を製造することができる。そして、リードフレーム３１が、モールド樹脂３２との接続部からパッド１７Ａとの接続部まで、同一材料により一体に形成されているので、安い材料コストで、インターポーザ基板１２から第１のパッケージ１０の上面までを電気的に接続することができる。
さらに、リードフレーム３１のモールド樹脂３２との接続部が第１のパッケージ１０の上面に露出していて、この接続部に第２のパッケージ２０の半田ボール２５を電気的に接続することにより、ＰｏＰ構造のパッケージが構成されている。
従って、本実施の形態の構成により、ＰｏＰ構造のパッケージを、安いコストで構成し、安いコストで製造することが可能になる。
また、リードフレーム３１によって、インターポーザ基板１２のパッド１７Ａとの接続部の真上から、第２のパッケージ２０との接続部を離すことが可能である。これにより、第２のパッケージ２０の構成の自由度を向上することができる。
例えば、第２のパッケージ２０が第１のパッケージ１０と比較して小さくても、接続することが可能になる。
例えば、汎用品のパッケージや規格品のパッケージを、第２のパッケージとして使用することができる。汎用品や規格品を使用することにより、パッケージの開発費を抑制することや、パッケージの開発期間を短縮することが可能になる。
また、図１では第１のパッケージ１０と第２のパッケージ２０とを接続した状態としているが、本実施の形態の構成を利用して、例えば、汎用品や規格品の第２のパッケージ２０に対応する第１のパッケージ１０単体を製造して、販売することも可能になる。
＜２．変形例＞
上述の実施の形態では、第２のパッケージ２０とペリフェラルパッケージ３０との接続を、第２のパッケージ２０の基板の下面に形成された半田ボール２５によって行っていた。
本発明では、第２のパッケージと、第１のパッケージの上面（ペリフェラルパッケージ）との電気的接続は、半田ボールに限定されず、その他の構成で行っても構わない。例えば、平面電極パッド（ＬＧＡ；Land Grid Array）、ピン（ＰＧＡ；Pin Grid Array）、異方性導電膜等が挙げられる。
上述の実施の形態では、第１の半導体チップ１１、第２の半導体チップ２１を、それぞれ、モールド樹脂１５、モールド樹脂２４で封止して、リードフレーム３１の一端にモールド樹脂３２を接続していた。
本発明において、半導体チップを封止する絶縁材や、リードの一端に接続するモールド材は、モールド樹脂に限定されるものではなく、他の材料の絶縁材（セラミック等）やモールド材を使用することも可能である。絶縁材やモールド材として、モールド樹脂を使用した場合には、比較的容易に安価で封止することができる。
上述の実施の形態では、コア材に水平方向及び上下方向に配線層１７が形成されたインターポーザ基板１２を、第１のパッケージの基板として使用していた。
本発明では、その他の構成の基板を、第１のパッケージ（下パッケージ）用の基板として使用することも可能である。
半導体チップを基板に実装することができ、かつ、基板の上面に形成された、配線層やパッドに、リードを電気的に接続することが可能であり、下面等でパッケージの外部と電気的に接続することが可能な構成であればよい。
上述の実施の形態では、パッケージを２個積層して、ＰｏＰ構造のパッケージとしていた。本発明では、パッケージを積層する個数を３個以上とすることも可能である。
本発明の特徴である、リードとモールド材から成る接続部材は、積層されたｎ（ｎは２以上の自然数）個のパッケージのうち、下から１番目から（ｎ−１）番目までのパッケージに使用することが可能である。
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
１０ 第１のパッケージ、１１ 第１の半導体チップ、１２ インターポーザ基板、１３ ペースト、１４，２３ 金線、１５，２４，３２ モールド樹脂、１６，２５ 半田ボール、１７，２６ 配線層、２０ 第２のパッケージ、２１ 第２の半導体チップ、３０ ペリフェラルパッケージ、３１ リードフレーム

Claims (6)

  1. 基板と、
    前記基板上に実装された半導体チップと、
    前記基板の上面及び前記半導体チップが絶縁材により封止されて成るパッケージと、
    前記パッケージの上面に露出したモールド材と、
    一端が前記モールド材に接続され、他端が前記基板に電気的に接続され、前記モールド材との接続部から前記基板との接続部まで、同一材料により一体に形成され、前記モールド材との接続部が前記パッケージの上面に露出したリードとを含む
    半導体装置。
  2. 前記基板の上面に形成され、前記リードの他端が電気的に接続されたパッドをさらに含む、請求項１に記載の半導体装置。
  3. 基板と、
    前記基板上に実装された第１の半導体チップと、
    前記基板の上面及び前記第１の半導体チップが絶縁材により封止されて成る第１のパッケージと、
    前記第１のパッケージの上面に露出したモールド材と、
    一端が前記モールド材に接続され、他端が前記基板に電気的に接続され、前記モールド材との接続部から前記基板との接続部まで、同一材料により一体に形成され、前記モールド材との接続部が前記第１のパッケージの上面に露出したリードと、
    第２の半導体チップと、
    前記第２の半導体チップが絶縁材により封止されて成り、前記第１のパッケージの表面に露出した、前記リードの前記モールド材との接続部上に電気的に接続された、第２のパッケージとを含む
    半導体装置。
  4. 前記基板の上面に形成され、前記リードの他端が電気的に接続されたパッドをさらに含む、請求項３に記載の半導体装置。
  5. 前記第２の半導体チップの下面に形成され、前記第１のパッケージの上面に露出した、前記リードの前記モールド材との接続部上に電気的に接続された、半田ボールをさらに含む、請求項３に記載の半導体装置。
  6. 基板上に半導体チップを実装する工程と、
    一端がモールド材に接続され、前記モールド材との接続部から他端まで同一材料により一体に形成された、リードの前記他端の部分を、前記基板に電気的に接続する工程と、
    前記リードの前記モールド材との接続部、及び前記モールド材が上面に露出するように、前記基板の上面、前記半導体チップ、前記リード、並びに前記モールド材を絶縁材により封止して、パッケージを形成する工程とを含む
    半導体装置の製造方法。
JP2010269105A 2010-12-02 2010-12-02 半導体装置及びその製造方法 Expired - Fee Related JP5707902B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2010269105A JP5707902B2 (ja) 2010-12-02 2010-12-02 半導体装置及びその製造方法
US13/298,425 US8508048B2 (en) 2010-12-02 2011-11-17 Semiconductor device utilizing a package on package structure and manufacturing method thereof
CN2011103799633A CN102487051A (zh) 2010-12-02 2011-11-25 半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010269105A JP5707902B2 (ja) 2010-12-02 2010-12-02 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2012119558A true JP2012119558A (ja) 2012-06-21
JP5707902B2 JP5707902B2 (ja) 2015-04-30

Family

ID=46152525

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010269105A Expired - Fee Related JP5707902B2 (ja) 2010-12-02 2010-12-02 半導体装置及びその製造方法

Country Status (3)

Country Link
US (1) US8508048B2 (ja)
JP (1) JP5707902B2 (ja)
CN (1) CN102487051A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016225414A (ja) * 2015-05-28 2016-12-28 新光電気工業株式会社 半導体装置及びその製造方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101828063B1 (ko) * 2011-05-17 2018-02-09 삼성전자주식회사 반도체 장치 및 그 형성방법
US20130181359A1 (en) * 2012-01-13 2013-07-18 TW Semiconductor Manufacturing Company, Ltd. Methods and Apparatus for Thinner Package on Package Structures
CN103794595B (zh) * 2014-01-24 2018-04-20 清华大学 Pop封装结构及其封装方法
KR20150096949A (ko) * 2014-02-17 2015-08-26 삼성전자주식회사 반도체 패키지 및 그의 형성방법
KR102337876B1 (ko) * 2014-06-10 2021-12-10 삼성전자주식회사 반도체 패키지 및 그 제조 방법
JP6318084B2 (ja) * 2014-12-17 2018-04-25 新光電気工業株式会社 半導体装置及びその製造方法
KR20170014958A (ko) * 2015-07-31 2017-02-08 삼성전기주식회사 반도체 패키지 및 반도체 패키지의 제조방법
CN205542769U (zh) 2015-11-30 2016-08-31 奥特斯(中国)有限公司 电子装置和电子设备
WO2017189224A1 (en) * 2016-04-26 2017-11-02 Linear Technology Corporation Mechanically-compliant and electrically and thermally conductive leadframes for component-on-package circuits
CN107785334B (zh) * 2016-08-24 2019-11-01 矽品精密工业股份有限公司 电子封装结构及其制法
US10497635B2 (en) 2018-03-27 2019-12-03 Linear Technology Holding Llc Stacked circuit package with molded base having laser drilled openings for upper package
US11410977B2 (en) 2018-11-13 2022-08-09 Analog Devices International Unlimited Company Electronic module for high power applications
US11521918B2 (en) * 2019-07-08 2022-12-06 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device having component mounted on connection bar and lead on top side of lead frame and method of manufacturing semiconductor device thereof
US11844178B2 (en) 2020-06-02 2023-12-12 Analog Devices International Unlimited Company Electronic component
WO2022178806A1 (en) * 2021-02-26 2022-09-01 Yangtze Memory Technologies Co., Ltd. Semiconductor package structure and packaging method thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02115478U (ja) * 1989-03-01 1990-09-14
JP2002289769A (ja) * 2001-03-26 2002-10-04 Matsushita Electric Ind Co Ltd 積層型半導体装置およびその製造方法
US6667544B1 (en) * 2000-06-30 2003-12-23 Amkor Technology, Inc. Stackable package having clips for fastening package and tool for opening clips
JP2008277362A (ja) * 2007-04-26 2008-11-13 Spansion Llc 半導体装置およびその製造方法
JP2009152329A (ja) * 2007-12-20 2009-07-09 Panasonic Corp 電子部品装置
US20100327420A1 (en) * 2009-06-30 2010-12-30 Ke Xiao Semiconductor device with embedded interconnect pad

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11219984A (ja) * 1997-11-06 1999-08-10 Sharp Corp 半導体装置パッケージおよびその製造方法ならびにそのための回路基板
US6448110B1 (en) * 1999-08-25 2002-09-10 Vanguard International Semiconductor Corporation Method for fabricating a dual-chip package and package formed
US6320251B1 (en) * 2000-01-18 2001-11-20 Amkor Technology, Inc. Stackable package for an integrated circuit
US8198735B2 (en) * 2006-12-31 2012-06-12 Stats Chippac Ltd. Integrated circuit package with molded cavity
US7723159B2 (en) * 2007-05-04 2010-05-25 Stats Chippac, Ltd. Package-on-package using through-hole via die on saw streets
US7884457B2 (en) * 2007-06-26 2011-02-08 Stats Chippac Ltd. Integrated circuit package system with dual side connection
US8193624B1 (en) * 2008-02-25 2012-06-05 Amkor Technology, Inc. Semiconductor device having improved contact interface reliability and method therefor
US8278746B2 (en) * 2010-04-02 2012-10-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages including connecting elements
US8633059B2 (en) * 2011-05-11 2014-01-21 Stats Chippac Ltd. Integrated circuit packaging system with interconnect and method of manufacture thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02115478U (ja) * 1989-03-01 1990-09-14
US6667544B1 (en) * 2000-06-30 2003-12-23 Amkor Technology, Inc. Stackable package having clips for fastening package and tool for opening clips
JP2002289769A (ja) * 2001-03-26 2002-10-04 Matsushita Electric Ind Co Ltd 積層型半導体装置およびその製造方法
JP2008277362A (ja) * 2007-04-26 2008-11-13 Spansion Llc 半導体装置およびその製造方法
JP2009152329A (ja) * 2007-12-20 2009-07-09 Panasonic Corp 電子部品装置
US20100327420A1 (en) * 2009-06-30 2010-12-30 Ke Xiao Semiconductor device with embedded interconnect pad

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016225414A (ja) * 2015-05-28 2016-12-28 新光電気工業株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
CN102487051A (zh) 2012-06-06
US20120139122A1 (en) 2012-06-07
JP5707902B2 (ja) 2015-04-30
US8508048B2 (en) 2013-08-13

Similar Documents

Publication Publication Date Title
JP5707902B2 (ja) 半導体装置及びその製造方法
KR100744151B1 (ko) 솔더 넌-엣 불량을 억제하는 구조의 패키지 온 패키지
US8618641B2 (en) Leadframe-based semiconductor package
US8125063B2 (en) COL package having small chip hidden between leads
US7834469B2 (en) Stacked type chip package structure including a chip package and a chip that are stacked on a lead frame
US8022539B2 (en) Integrated circuit packaging system with increased connectivity and method of manufacture thereof
TWI455269B (zh) 晶片封裝結構及其製作方法
US8368192B1 (en) Multi-chip memory package with a small substrate
KR101000457B1 (ko) 다중 기판 영역 기반의 패키지 및 이의 제조 방법
KR101550496B1 (ko) 적층형 반도체패키지 및 그 제조방법
KR101474189B1 (ko) 집적회로 패키지
JP4435756B2 (ja) 半導体装置
CN101944520A (zh) 半导体封装结构与半导体封装工艺
US20150084171A1 (en) No-lead semiconductor package and method of manufacturing the same
KR20160017412A (ko) 캐버티 기판을 이용한 적층형 반도체 패키지 구조 및 방법
US9818675B2 (en) Semiconductor device including conductive clip with flexible leads and related methods
US20110062569A1 (en) Semiconductor device package with down-set leads
US9099363B1 (en) Substrate with corner cut-outs and semiconductor device assembled therewith
KR101432486B1 (ko) 집적회로 패키지 제조방법
JP4455158B2 (ja) 半導体装置
JP4339032B2 (ja) 半導体装置
JP4278568B2 (ja) 半導体装置
TW201309126A (zh) 小基板記憶卡封裝構造
KR20070019359A (ko) 밀봉 수지 주입용 개구부를 구비하는 양면 실장형 기판 및그를 이용하는 멀티 칩 패키지의 제조방법
KR101708870B1 (ko) 적층형 반도체 패키지 및 이의 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131031

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140709

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140715

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140814

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150203

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150216

R151 Written notification of patent or utility model registration

Ref document number: 5707902

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees