TWI473243B - 多晶片堆疊封裝結構及其製程 - Google Patents

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Description

多晶片堆疊封裝結構及其製程
本發明是有關於一種晶片結構及其製程，更詳而言之，是關於一種避免導電膠發生斷裂情況的多晶片堆疊封裝結構及其製程。
由於電子產品之微小化以及高運作速度需求的增加，而為提高單一半導體封裝結構之性能與容量以符合電子產品小型化之需求，半導體封裝件結構以多晶片模組化(Multichip Module)乃成一趨勢，俾藉此將兩個或兩個以上之半導體晶片組合在單一封裝結構中，以縮減整體電路體積，並提昇電性功能。亦即，多晶片封裝結構可藉由將兩個或兩個以上之晶片組合在單一封裝結構中，來使系統運作速度之限制最小化。此外，多晶片封裝結構可減少晶片間連接線路之長度而降低訊號延遲以及存取時間。
常見的多晶片封裝結構係為採用並排式(side-by-side)多晶片封裝結構，其係將兩個以上之晶片彼此並排地安裝於一共同電路板之主要安裝面。然而該並排式多晶片封裝構造之缺點為封裝成本太高，因該共同電路板之面積會隨著晶片數目的增加而加大。
為解決上述問題，近年來常使用堆疊方法來安裝所增加的晶片，其堆疊的方式按照晶片之設計及點膠製程(dispensing process)各有不同，其中對應於晶片表面之電極墊設計成集中於一邊時，例如為快閃記憶體晶片(flash memory chip)等，其堆疊方式勢必採以階梯狀之形式，藉以使該些堆疊之晶片得以外露出設於其一邊之電極墊，以便於後續進行點膠製程。
於美國專利第20080303131號及美國專利第20090068790號中，皆已揭示之一種多晶片堆疊結構，請參閱第1圖及第2圖，分別為習知之多晶片堆疊結構的俯視圖、及沿著第1圖中2-2線的剖面圖，其係在承載件10上堆疊了複數晶片20，堆疊方式為，先於各晶片20之非主動面形成絕緣膠30，然後將最底層晶片20不妨礙承載件10的電極墊11之點膠作業為原則下堆疊於承載件10上，將上層晶片20以一偏移之距離而不妨礙下層晶片20的電極墊21之點膠作業為原則下堆疊於下層晶片20上，如此，以形成階梯狀之多晶片堆疊結構，接著，再進行點膠作業，以利用導電膠40而使各晶片20之電極墊21電性連接至承載件10之電極墊11。
前述之階梯狀多晶片堆疊結構雖較並排晶片方式節省空間，且可先行堆疊晶片20後，進行點膠作業，並透過封裝模壓製程以形成用以包覆堆疊的晶片20及導電膠40之封裝膠體，藉以加速製程作業，惟，由於承載件10的表面不完全平整，使得介於最底層晶片20及承載件10之間的絕緣膠30厚度需要較厚，(如第2圖所示)，使得最底層晶片20的電極墊21與承載件10的電極墊11之間的高度落差過大，於施行點膠作業後，令導電膠40在此處造成緊縮的效應(如第1圖所示)，也因此，容易在進行烘烤作業時，發生頸斷(neck break)的情形，甚至是內部斷裂而無法觀測，造成封裝產品不良問題的產生。
綜上所述，如何提出一種可解決上述習知技術種種缺失之多晶片堆疊封裝結構，以避免導電膠發生頸斷的情況，實為目前亟欲解決之技術問題。
鑒於上述習知技術之缺點，本發明之主要目的在於提供一種多晶片堆疊封裝結構及其製程，可避免導電膠發生斷裂的情況、提升封裝結構的整體強度、且防止導電膠流失，進而提升產品良率。
為達上述及其他目的，本發明提供一種多晶片堆疊封裝結構，包括：一晶片承載件，於晶片承載件上設置有至少一電性連接墊；複數半導體晶片，各半導體晶片具有作用面及非作用面，且彼此以作用面朝上自電性連接墊旁依序以錯位方式堆疊於晶片承載件上，以使各該半導體晶片至少一部分之作用面係外露出堆疊其上之半導體晶片，且各該經堆疊之半導體晶片的外露作用面上設有至少一電極墊；絕緣膠，設於此些半導體晶片之間及該半導體晶片與該晶片承載件之間；至少一導電凸塊，電性連接於電性連接墊上；以及導電膠，用以電性連接電性連接墊、導電凸塊及各半導體晶片上之電極墊，以藉由導電膠使各半導體晶片均電性連接晶片承載件。
於本發明之另一態樣中，係提供一種多晶片堆疊封裝製程，其步驟包括：提供表面上承載有堆疊之複數半導體晶片的晶片承載件，晶片承載件表面復具有至少一設於底部半導體晶片旁之電性連接墊，半導體晶片具有作用面及非作用面，非作用面上形成有絕緣膠，作用面上設有至少一電極墊，底部半導體晶片透過其非作用面上之絕緣膠接置於晶片承載件上，其餘半導體晶片亦以非作用面上之絕緣膠接置於下方之半導體晶片作用面上，但外露出下方半導體晶片之電極墊；將至少一導電凸塊電性連接於電性連接墊上；以及將導電膠電性連接電性連接墊、導電凸塊及各半導體晶片上之電極墊，以藉由導電膠使各半導體晶片均電性連接晶片承載件。
相較於習知技術，本發明之多晶片堆疊封裝製程及結構利用形成導電凸塊，令最底層半導體晶片中電極墊和晶片承載件中電性連接墊之間的有效高度落差縮減，使得導電膠的膠寬緊縮效應較不明顯，因而於進行烘烤硬化作業時，避免造成斷裂或頸斷的情況，以此提升產品良率，甚至，利用形成導電凸塊，復可增加與導電膠的接觸面積，形成更大面積的介面合金共化物，有利結構的整體強度提升，再者，可對導電膠發揮止擋的功能，防止該導電膠流失。
以下是藉由特定的具體實例說明本發明之技術內容，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。本發明亦可藉由其他不同的具體實例加以施行或應用，本說明書中的各項細節亦可基於不同觀點與應用，在不悖離本發明之精神下進行各種修飾與變更。
本發明提供一種多晶片堆疊封裝結構(Multi Stacked-Die Packaging Structure)，請參照第3圖及第4圖，係分別為顯示本發明之多晶片堆疊封裝結構之一實施例的俯視圖、及沿著第3圖中4-4線的剖面圖。如第3圖及第4圖所示，於本實施例中，本發明之多晶片堆疊封裝結構(Multi Stacked-Die Packaging Structure)包括晶片承載件100、複數半導體晶片200、絕緣膠300、至少一導電凸塊400、絕緣塗層500、導電膠600、及封裝樹脂700。
該晶片承載件100係例如為電路板，於該晶片承載件100上設置有至少一電性連接墊110，其具有導電性質，又該電性連接墊110曝露於該晶片承載件100之上方空間。
該半導體晶片200係例如為快閃記憶體晶片，各該半導體晶片200具有作用面及非作用面，該絕緣膠300設於該些半導體晶片200之間，較佳地，該絕緣膠300預先貼附於各該半導體晶片200之非作用面，該絕緣膠300可例如為晶片接著層(Die Attach Film,DAF)，但不以此為限制，且各該半導體晶片200彼此以作用面朝上及階梯狀方式自該電性連接墊110旁依序以錯位方式堆疊於該晶片承載件100上，以使各該半導體晶片200至少一部分之作用面係外露出堆疊其上之半導體晶片200。復進一步說明，該等半導體晶片200的平面尺寸約略相同，該底部半導體晶片200設置在鄰近該電性連接墊110之位置，上層之該等半導體晶片200則分別以一預先設定的距離依序偏移下層之該半導體晶片200而相互堆疊，且該等半導體晶片200不致遮蔽該電性連接墊110，因此，形成單邊懸空之階梯狀晶片堆疊結構。
另外，該經堆疊之各該半導體晶片200的外露作用面上設有至少一電極墊210，且該電性連接墊110係設於該底部半導體晶片200之電極墊210旁。詳言之，係於各該半導體晶片200上對應該電性連接墊110之同側處設置有至少一電極墊210，且該電極墊210曝露於該半導體晶片200之上方空間，意即上層之該半導體晶片200不致遮蔽下層之該半導體晶片的該電極墊210，此時，該電性連接墊110係設置於該晶片承載件100上未堆疊該底部半導體晶片200之區域，該電極墊210係設置於該半導體晶片200上未堆疊其他該半導體晶片200之區域。
進一步詳細說明該絕緣膠300的設定位置及結構型態，該絕緣膠300介於該晶片承載件100及疊接在該晶片承載件100的該半導體晶片200之間，亦即，該絕緣膠300黏接於該晶片承載件100及疊接在該晶片承載件100的該半導體晶片200之間，其用以將該晶片承載件100及該底部半導體晶片200相互黏合而固定構形，並加以阻斷其之間的電性連接，且同時，該絕緣膠300介於任二相疊接的該半導體晶片200之間，亦即，該絕緣膠300復黏接於任二相疊接的該半導體晶片200之間，其用以將該等半導體晶片200相互黏合而固定構形，並加以阻斷其之間的電性連接。
此外，由於該晶片承載件100之表面不完全平整，令介於該晶片承載件100及該底部半導體晶片200之間的該絕緣膠300，其厚度需較厚，例如，25um，但不以此數值為限定，而介於任二相疊接的該半導體晶片200之間的絕緣膠300厚度相對上則可較薄，例如，10 um，但不以此數值為限定，此時，介於該晶片承載件100及疊接在該晶片承載件100上的該半導體晶片200之間的絕緣膠300厚度大於任二相疊接的該半導體晶片200之間的絕緣膠300厚度。
該導電凸塊400固定並電性連接於該電性連接墊110，該導電凸塊400可為，例如，但不以此為限制，以打線機(wire bonder)打線方式而成型者，較佳為金凸塊(gold stud bump)、或以預銲(pre-solder)加工方式而成型者，較佳為銲錫凸塊(solder bump)，該導電凸塊400的形狀可為球狀、柱狀、板狀、或其他形狀。
該絕緣塗層500塗佈於該晶片承載件100或該等半導體晶片200之外表，令結構的整體對外絕緣性更佳，即於電氣上更為安全，又該絕緣塗層500因具有固形性質，使得堆疊結構的強度較佳，並且，該絕緣塗層500，例如，以雷射加工方式，而開設有複數窗孔510，又該等窗孔510分別對應於該導電凸塊400及該等電極墊210，使得該導電凸塊400及該等電極墊210不致被該絕緣塗層500所覆蓋。
該導電膠600黏著並電性連接該等電極墊210及該導電凸塊400，與此同時，該導電凸塊400固定並電性連接於該電性連接墊110，則令該等電極墊210及該電性連接墊110藉由該導電膠600而彼此電性連接，亦即，該導電膠600電性連接該電性連接墊110、導電凸塊400及各該半導體晶片200上之電極墊210，以藉由該導電膠600使該等半導體晶片200均電性連接該晶片承載件100，復詳細說明之，若該半導體晶片200的厚度為50um，但不以此數值為限定，則任二相疊接的該半導體晶片200之該等電極墊210之間的高度落差約為60um，但不以此數值為限定，此時，該導電膠600因爬膠現象所造成的膠寬緊縮，由於任二相疊接的該半導體晶片200之該等電極墊210之間的高度落差不甚大，使得緊縮的效應較不明顯，然而，最底層該半導體晶片200中該電極墊210和該晶片承載件100中該電性連接墊110之間的高度落差約為75um，但不以此數值為限定，此時，該導電膠600因爬膠現象所造成的膠寬緊縮，由於最底層該半導體晶片200中該電極墊210和該晶片承載件100中該電性連接墊110之間的高度落差甚大，使得緊縮的效應非常明顯，因此，於進行烘烤硬化作業時，非常容易造成頸斷(neck break)的情況，使得產品良率降低，故，該導電凸塊400可令最底層該半導體晶片200中該電極墊210和該晶片承載件100中該電性連接墊110之間的有效高度落差縮減，藉此，相較於習知技術，該導電凸塊400可幫助該導電膠600爬膠且避免於烘烤後的斷裂或頸斷情況，使得產品良率提升，另外，該導電凸塊400復可增加與該導電膠600的接觸面積，形成更大面積的介面合金共化物(inter-metallic compound,IMC)，有利結構的整體強度提升，再者，該導電凸塊400復可對該導電膠600發揮止擋的功能，防止該導電膠600流失。
該封裝樹脂700可覆蓋該晶片承載件100、半導體晶片200、絕緣膠300、導電凸塊400及導電膠600，該封裝樹脂700復可覆蓋該絕緣塗層500，該封裝樹脂700除具有保護功能外，亦具對外的整體絕緣功效，提升安全性，另外，其覆蓋方式可藉由，例如，封裝模壓方式(package molding)。
此外，請參照第5圖，係為顯示本發明之多晶片堆疊封裝結構之另一實施例的剖面圖，在此實施例中，各該半導體晶片200彼此以作用面朝上及鋸齒狀方式自該電性連接墊110旁依序堆疊於該晶片承載件100上，並且，每一該半導體晶片200的作用面兩邊皆設置有電極墊210，該晶片承載件100則對應各該電極墊210設置有電性連接墊110。
本發明復提供一種多晶片堆疊封裝製程(Multi Stacked-Die Packaging Process)，請參閱第6圖至第10圖，其係分別繪示本發明之多晶片堆疊封裝製程之一實施例的步驟S1~S5。
該步驟S1，請參閱第6圖，係為顯示本發明之多晶片堆疊封裝製程之一實施例的堆疊半導體晶片及形成導電凸塊步驟之剖面示意圖。如第6圖所示，在該步驟S1中，首先，提供表面上承載有以階梯狀堆疊之複數半導體晶片200的晶片承載件100，其中，該晶片承載件100係例如為電路板，該半導體晶片200係例如為快閃記憶體晶片。
該晶片承載件100表面復具有至少一設於該底部半導體晶片200旁之電性連接墊110，該半導體晶片200具有作用面及非作用面，各該半導體晶片200之非作用面上貼附形成有絕緣膠300，該絕緣膠300可例如為晶片接著層(Die Attach Film,DAF)，但不以此為限制。
此外，各該半導體晶片200作用面上設有至少一電極墊210，且該電性連接墊110係設於該底部半導體晶片200之電極墊210旁，該底部半導體晶片200透過其非作用面上之絕緣膠300接置於晶片承載件100上，其餘半導體晶片200亦以非作用面上之絕緣膠300接置於下方之半導體晶片200作用面上，但外露出下方半導體晶片200之電極墊210。
詳言之，先貼附該絕緣膠300再堆疊該等半導體晶片200，會令該絕緣膠300介於該晶片承載件100及疊接在該晶片承載件100的該半導體晶片200之間，亦即，令絕緣膠300黏接於該晶片承載件100及疊接在該晶片承載件100的該半導體晶片200之間，其用以將該晶片承載件100及位於最底層之該半導體晶片200相互黏合而固定構形，並加以阻斷其之間的電性連接，同時，亦令該絕緣膠300介於任二相疊接的該半導體晶片200之間，亦即，復令該絕緣膠300設於任二相疊接的該半導體晶片200之間，其用以將該等半導體晶片200相互黏合而固定構形，並加以阻斷其之間的電性連接。
下一步，將至少一導電凸塊400電性連接於該電性連接墊110，然後，進入該步驟S2。
其中，設置該電性連接墊110係將該電性連接墊110曝露於該晶片承載件100之上方空間，意即，將該電性連接墊110設置於該晶片承載件100上未堆疊該半導體晶片200之區域，令該等半導體晶片200不致遮蔽該電性連接墊110，設置該電極墊210係將該電極墊210曝露於該半導體晶片200之上方空間，意即，將該電極墊210設置於該半導體晶片200上未堆疊其他該半導體晶片200之區域，令上層之該半導體晶片200不致遮蔽下層之該半導體晶片200的該電極墊210。
其中，由於該晶片承載件100之表面不完全平整，使得介於該晶片承載件100及最底層該半導體晶片200之間的該絕緣膠300，其厚度需較厚，意即，令介於該晶片承載件100及疊接在該晶片承載件100上的該半導體晶片200之間的絕緣膠300厚度大於任二相疊接的該半導體晶片200之間的絕緣膠300厚度。
其中，將該導電凸塊400固定並電性連接於該電性連接墊110上之步驟包括可形成金凸塊或銲錫凸塊以作為該導電凸塊400，將該導電凸塊400固定並電性連接於該電性連接墊110之方式可為打線機打線方式或預銲加工方式。
另外，可先執行該導電凸塊400固定並電性連接於該電性連接墊110上之步驟，再執行該等半導體晶片200以階梯狀方式依序堆疊於該晶片承載件100上且設置在鄰近該電性連接墊110之位置之步驟。
再者，堆疊該等半導體晶片200及設置該絕緣膠300之步驟，並不限制其順序，其可分先後或同時進行，然而，較佳者係為如先前所述，先於該半導體晶片200之非主動面貼上該絕緣膠300，然後再對該等半導體晶片200進行堆疊者。
該步驟S2，請參閱第7圖，係為顯示本發明之多晶片堆疊封裝製程之一實施例的塗佈絕緣塗層步驟之剖面示意圖。如第7圖所示，在該步驟S2中，將絕緣塗層500塗佈於該晶片承載件100或該等半導體晶片200之外表，令結構的整體對外絕緣性更佳，即於電氣上更為安全，又該絕緣塗層500因具有固形性質，使得堆疊結構的強度較佳，將該絕緣塗層500塗佈於該晶片承載件100及該等半導體晶片200之外表後，接著，進入該步驟S3。
該步驟S3，請參閱第8圖，係為顯示本發明之多晶片堆疊封裝製程之一實施例的於絕緣塗層開設窗孔步驟之剖面示意圖。如第8圖所示，在該步驟S3中，於該絕緣塗層500開設複數窗孔510，且令該等窗孔510分別對應於該導電凸塊400及該等電極墊210，使得該導電凸塊400及該等電極墊210不致被該絕緣塗層500所覆蓋，其中，於該絕緣塗層500開設該窗孔510之方式可為雷射加工方式，接著，進入該步驟S4。
該步驟S4，請參閱第9圖，係為顯示本發明之多晶片堆疊封裝製程之一實施例的點設(despense)導電膠步驟之剖面示意圖。如第9圖所示，在該步驟S4中，將一導電膠600黏著並電性連接該等電極墊210及該導電凸塊400，藉由該導電膠600，令該等電極墊210及該電性連接墊110彼此電性連接，亦即，將一導電膠600電性連接該電性連接墊110、該導電凸塊400及各該半導體晶片200上之該電極墊210，以藉由該導電膠600使該等半導體晶片200均電性連接該晶片承載件100，此時，可令最底層該半導體晶片200中該電極墊210和該晶片承載件100中該電性連接墊110之間的有效高度落差縮減，以幫助該導電膠600爬膠且避免於烘烤後的斷裂或頸斷情況，使得產品良率提升，除此之外，以該導電膠600增加與該導電膠600的接觸面積，可形成更大面積的介面合金共化物，有利結構的整體強度提升，以該導電凸塊400止擋該導電膠600，可防止該導電膠600流失，最後，進入該步驟S5。
該步驟S5，請參閱第10圖，係為顯示本發明之多晶片堆疊封裝製程之一實施例的封裝步驟之剖面示意圖。如第10圖所示，在該步驟S5中，將封裝樹脂700覆蓋該晶片承載件100、半導體晶片200、絕緣膠300、導電凸塊400及導電膠600，復將該封裝樹脂700覆蓋該絕緣塗層，以該封裝樹脂700具有的保護功能和對外的整體絕緣功效，可提升安全性，其中，其覆蓋方式可藉由封裝模壓方式。
綜上所述，本發明之多晶片堆疊封裝結構及其製程，利用形成該導電凸塊400，令最底層該半導體晶片200中該電極墊210和該晶片承載件100中該電性連接墊110之間的有效高度落差縮減，使得該導電膠600因爬膠現象所造成的膠寬緊縮效應較不明顯，因而於進行烘烤硬化作業時，避免造成斷裂或頸斷的情況，以此提升產品良率，甚至，利用形成該導電凸塊400，復可增加與該導電膠600的接觸面積，形成更大面積的介面合金共化物，有利結構的整體強度提升，再者，可對該導電膠600發揮止擋的功能，防止該導電膠600流失。
此外，請參照第11圖，係為顯示本發明之多晶片堆疊封裝製程之另一實施例的完成封裝後之剖面示意圖，在此實施例中，各該半導體晶片200彼此以作用面朝上及鋸齒狀方式自該電性連接墊110旁依序堆疊於該晶片承載件100上，並且，每一該半導體晶片200的作用面兩邊皆設置有電極墊210，該晶片承載件100則對應各該電極墊210設置有電性連接墊110。
上述實施例僅例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。
10．．．承載件
11．．．電極墊
20．．．晶片
21．．．電極墊
30．．．絕緣膠
40．．．導電膠
100．．．晶片承載件
110．．．電性連接墊
200．．．半導體晶片
210．．．電極墊
300．．．絕緣膠
400．．．導電凸塊
500．．．絕緣塗層
510．．．窗孔
600．．．導電膠
700．．．封裝樹脂
S1~S5．．．步驟
第1圖係為習知之多晶片堆疊結構之一實施例的俯視圖；
第2圖係為習知之多晶片堆疊結構之一實施例的沿著第1圖中2-2線的剖面圖；
第3圖係為本發明之多晶片堆疊封裝結構之一實施例的俯視圖；
第4圖係為本發明之多晶片堆疊封裝結構之一實施例的沿著第3圖中4-4線的剖面圖；
第5圖係為本發明之多晶片堆疊封裝結構之另一實施例的剖面圖；
第6圖係為顯示本發明之多晶片堆疊封裝製程之一實施例的堆疊半導體晶片及形成導電凸塊步驟之剖面示意圖；
第7圖係為顯示本發明之多晶片堆疊封裝製程之一實施例的塗佈絕緣塗層步驟之剖面示意圖；
第8圖係為顯示本發明之多晶片堆疊封裝製程之一實施例的於絕緣塗層開設窗孔步驟之剖面示意圖；
第9圖係為顯示本發明之多晶片堆疊封裝製程之一實施例的點設導電膠步驟之剖面示意圖；以及
第10圖係為顯示本發明之多晶片堆疊封裝製程之一實施例的封裝步驟之剖面示意圖；以及
第11圖係為顯示本發明之多晶片堆疊封裝製程之另一實施例的完成封裝後之剖面示意圖。
100．．．晶片承載件
110．．．電性連接墊
200．．．半導體晶片
210．．．電極墊
300．．．絕緣膠
400．．．導電凸塊
500．．．絕緣塗層
510．．．窗孔
600．．．導電膠
700．．．封裝樹脂

Claims (21)

  1. 一種多晶片堆疊封裝結構，包括：晶片承載件，於該晶片承載件上設置有至少一電性連接墊；複數半導體晶片，各該半導體晶片具有作用面及非作用面，且彼此以作用面朝上自該電性連接墊旁依序以錯位方式堆疊於該晶片承載件上，以使各該半導體晶片至少一部分之作用面係外露出堆疊其上之半導體晶片，且各該經堆疊之該半導體晶片的外露作用面上設有至少一電極墊；絕緣膠，設於該些半導體晶片之間及該半導體晶片與該晶片承載件之間；至少一導電凸塊，形成於該晶片承載件之電性連接墊上，其中，該導電凸塊的高度係縮減最底層該半導體晶片之電極墊與該晶片承載件之電性連接墊間的高度落差；以及導電膠，用以電性連接該電性連接墊、導電凸塊及各該半導體晶片上之電極墊，以藉由該導電膠使該等半導體晶片均電性連接該晶片承載件。
  2. 如申請專利範圍第1項所述之多晶片堆疊封裝結構，其中，該晶片承載件為電路板。
  3. 如申請專利範圍第1項所述之多晶片堆疊封裝結構，其中，該等半導體晶片彼此以階梯狀方式堆疊。
  4. 如申請專利範圍第1項所述之多晶片堆疊封裝結構， 其中，該等半導體晶片彼此以鋸齒狀方式堆疊。
  5. 如申請專利範圍第1項所述之多晶片堆疊封裝結構，其中，該電性連接墊係設於該底部半導體晶片之電極墊旁。
  6. 如申請專利範圍第1項所述之多晶片堆疊封裝結構，其中，介於該晶片承載件及疊接在該晶片承載件上的該半導體晶片之間的絕緣膠厚度大於任二相疊接的該半導體晶片之間的絕緣膠厚度。
  7. 如申請專利範圍第1項所述之多晶片堆疊封裝結構，其復包括絕緣塗層，塗佈於該晶片承載件或該等半導體晶片之外表。
  8. 如申請專利範圍第7項所述之多晶片堆疊封裝結構，其中，該絕緣塗層開設有複數窗孔，該等窗孔分別對應於該導電凸塊及該等電極墊。
  9. 如申請專利範圍第1項所述之多晶片堆疊封裝結構，其中，該導電凸塊為金凸塊及銲錫凸塊之其中之一者。
  10. 如申請專利範圍第1項所述之多晶片堆疊封裝結構，復包括封裝樹脂，覆蓋該晶片承載件、半導體晶片、絕緣膠、導電凸塊及導電膠。
  11. 一種多晶片堆疊封裝製程，其步驟包括：提供表面上承載有堆疊之複數半導體晶片的晶片承載件，該晶片承載件表面復具有至少一設於該底部半導體晶片旁之電性連接墊，該半導體晶片具有作用面及非作用面，該非作用面上形成有絕緣膠，作用面 上設有至少一電極墊，該底部半導體晶片透過其非作用面上之絕緣膠接置於晶片承載件上，其餘半導體晶片亦以非作用面上之絕緣膠接置於下方之半導體晶片作用面上，但外露出下方半導體晶片之電極墊；將至少一導電凸塊形成於該該晶片承載件之電性連接墊上，其中，該導電凸塊的高度係縮減最底層該半導體晶片之電極墊與該晶片承載件之電性連接墊間的高度落差；以及將導電膠電性連接該電性連接墊、導電凸塊及各該半導體晶片上之電極墊，以藉由該導電膠使該等半導體晶片均電性連接該晶片承載件。
  12. 如申請專利範圍第11項所述之多晶片堆疊封裝製程，其中，該等半導體晶片彼此以階梯狀方式堆疊。
  13. 如申請專利範圍第11項所述之多晶片堆疊封裝製程，其中，該等半導體晶片彼此以鋸齒狀方式堆疊。
  14. 如申請專利範圍第11項所述之多晶片堆疊封裝製程，其中，該電性連接墊係設於該底部半導體晶片之電極墊旁。
  15. 如申請專利範圍第11項所述之多晶片堆疊封裝製程，其中，令介於該晶片承載件及疊接在該晶片承載件的該半導體晶片之間的絕緣膠厚度大於任二相疊接的該半導體晶片之間的絕緣膠厚度。
  16. 如申請專利範圍第11項所述之多晶片堆疊封裝製程，其步驟復包括將絕緣塗層塗佈於該晶片承載件或該等 半導體晶片之外表。
  17. 如申請專利範圍第16項所述之多晶片堆疊封裝製程，其中，將該絕緣塗層塗佈於該晶片承載件及該等半導體晶片之外表後，於該絕緣塗層開設複數窗孔，且令該等窗孔分別對應於該導電凸塊及該等電極墊。
  18. 如申請專利範圍第17項所述之多晶片堆疊封裝製程，其中，於該絕緣塗層開設該窗孔之方式為雷射加工方式。
  19. 如申請專利範圍第11項所述之多晶片堆疊封裝製程，其中，將該導電凸塊電性連接於該電性連接墊之步驟包括形成金凸塊及銲錫凸塊之其中之一者以作為該導電凸塊。
  20. 如申請專利範圍第11項所述之多晶片堆疊封裝製程，其中，將該導電凸塊電性連接於該電性連接墊之方式為打線機打線方式及預銲加工方式之其中之一者。
  21. 如申請專利範圍第11項所述之多晶片堆疊封裝製程，其步驟復包括將封裝樹脂覆蓋該晶片承載件、半導體晶片、絕緣膠、導電凸塊及導電膠。
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