TW202008473A - 封裝堆疊結構及其製法暨封裝結構 - Google Patents

Abstract

一種封裝堆疊結構及其製法，係先提供一設有承載件之線路結構及一設有電子元件之承載結構，再將該線路結構以複數導電元件結合至該承載結構上，且形成封裝層於該線路結構與該承載結構之間，以令該封裝層包覆該些導電元件與該電子元件，之後移除該承載件，俾藉由該承載件之配置，以強化該線路結構之結構強度，因而於堆疊該線路結構至該承載結構前，能避免該線路結構發生翹曲之問題。

Description

封裝堆疊結構及其製法暨封裝結構

本發明係有關一種半導體封裝製程，尤指一種封裝堆疊結構及其製法暨封裝結構。

隨著半導體封裝技術的演進，半導體裝置(Semiconductor device)已開發出不同的封裝型態，而為提升電性功能及節省封裝空間，業界遂發展出堆疊複數封裝結構以形成封裝堆疊結構(Package on Package，簡稱POP)之封裝型態，此種封裝型態能發揮系統封裝(SiP)異質整合特性，可將不同功用之電子元件，例如：記憶體、中央處理器、繪圖處理器、影像應用處理器等，藉由堆疊設計達到系統的整合，而適用於各種輕薄短小型電子產品。

第1圖係為習知封裝堆疊結構1之剖面示意圖。如第1圖所示，該封裝堆疊結構1係包含有第一半導體元件10、第一封裝基板11、第二封裝基板12、複數銲球13、第二半導體元件14以及封裝膠體15。該第一封裝基板11具有核心層110與複數線路層111，且該第二封裝基板12具有核心層120與複數線路層121。該第一半導體元件10以覆 晶方式設於該第一封裝基板11上，且該第二半導體元件14亦以覆晶方式設於該第二封裝基板12上。該些銲球13係用以連結且電性耦接該第一封裝基板11與該第二封裝基板12。該封裝膠體15係包覆該些銲球13與該第一半導體元件10。可選擇性地，形成底膠16於該第一半導體元件10與該第一封裝基板11之間。

惟，前述習知封裝堆疊結構1中，第一封裝基板11與第二封裝基板12皆具有核心層110,120，導致其製作成本高，且該封裝堆疊結構1之厚度H約為620微米，不符現今產品輕薄短小化之需求。

因此，如何克服上述習知技術之種種問題，實已成為目前業界亟待克服之難題。

鑑於上述習知技術之缺失，本發明提供一種封裝堆疊結構，係包括：承載結構，係定義有相對之第一側與第二側，其中，該承載結構之第一側設有至少一電子元件；以及線路結構，係具有相對之第一表面與第二表面，且該第一表面設有承載件，而該第二表面係以複數導電元件結合至該承載結構之第一側上。

前述之封裝堆疊結構中，復包括封裝層，係形成於該線路結構與該承載結構之間，以包覆該些導電元件與該電子元件。

本發明亦提供一種封裝堆疊結構之製法，係包括：提供一設有承載件之線路結構及一承載結構，其中，該承載 結構係定義有相對之第一側與第二側，且該承載結構之第一側設有至少一電子元件；將該線路結構以複數導電元件結合至該承載結構之第一側上，且形成封裝層於該線路結構與該承載結構之間，以令該封裝層包覆該些導電元件與該電子元件；以及移除該承載件。

前述之製法中，該些導電元件係先設於該線路結構上，再將該線路結構以該些導電元件結合至該承載結構上。

前述之製法中，該些導電元件係先設於該承載結構上，再將該線路結構以該些導電元件結合至該承載結構上。

前述之製法中，該線路結構於結合該承載結構前係為已切單型態，該承載結構於結合該線路結構前係為整版面型態。

前述之製法中，該線路結構於結合該承載結構前係為整版面型態，該承載結構於結合該線路結構前係為整版面型態。

前述之製法中，該線路結構於結合該承載結構前係為整版面型態，該承載結構於結合該線路結構前係為已切單型態。

前述之製法中，於移除該承載件後，進行切單。

前述之製法中，該線路結構於結合該承載結構前係為已切單型態，該承載結構於結合該線路結構前係為已切單型態。

前述之封裝堆疊結構及其製法中，該承載件係為矽晶圓，其接觸結合該線路結構之介電材。例如，係以研磨方 式移除該承載件。

前述之封裝堆疊結構及其製法中，該線路結構係為線路重佈層結構。

前述之封裝堆疊結構及其製法中，該線路結構係具有相對之第一表面與第二表面，且該第一表面結合於該承載件上，而該第二表面係配置有複數堆疊接點，以結合該些導電元件。

前述之封裝堆疊結構及其製法中，該承載件係為玻璃，其以結合層接觸結合該線路結構之介電材。例如，係以剝離方式移除該承載件及該結合層。

前述之封裝堆疊結構及其製法中，該線路結構係具有相對之第一表面與第二表面，且該第二表面結合於該承載件上，而該第一表面係配置有複數堆疊接點，以結合該些導電元件。

前述之封裝堆疊結構及其製法中，該導電元件係為銲球、金屬柱或包覆有絕緣塊之金屬凸塊。

本發明亦提供一種封裝結構，係包括：線路結構，係具有相對之兩側；承載件，係設於該線路結構之其中一側；以及導電元件，係設於該線路結構之另一側以電性連接該線路結構。

前述之封裝結構中，該承載件係為矽晶圓，其接觸結合該線路結構之介電材。

前述之封裝結構中，該承載件係為玻璃，其以結合層接觸結合該線路結構之介電材。

前述之封裝結構中，該線路結構係為線路重佈層結構。

前述之封裝結構中，該導電元件係為銲球、金屬柱或包覆有絕緣塊之金屬凸塊。

由上可知，本發明之封裝堆疊結構及其製法暨封裝結構，主要藉由該承載件之配置，以強化該線路結構之結構強度，故相較於習知技術，若將本發明之線路結構設計為無核心層式，不僅能大幅降低該封裝堆疊結構之整體厚度，且於堆疊該線路結構至該承載結構前，能避免該線路結構發生翹曲之問題。

1,2,2’,4,4’,4”‧‧‧封裝堆疊結構

10‧‧‧第一半導體元件

11‧‧‧第一封裝基板

110,120‧‧‧核心層

111,121‧‧‧線路層

12‧‧‧第二封裝基板

13‧‧‧銲球

14‧‧‧第二半導體元件

15‧‧‧封裝膠體

16‧‧‧底膠

2”‧‧‧封裝結構

2a,2a’‧‧‧線路結構

20‧‧‧第一承載件

20’‧‧‧第二承載件

20a‧‧‧離形層

20b‧‧‧結合層

200‧‧‧介電層

200’‧‧‧溝槽

21‧‧‧線路部

21a‧‧‧第一表面

21b‧‧‧第二表面

210‧‧‧介電體

211‧‧‧線路層

212,212’‧‧‧堆疊接點

212a‧‧‧導電層

212b‧‧‧金‧‧‧屬塊

22‧‧‧金屬層

29,29’,29”‧‧‧金屬結構

29a‧‧‧第一金屬層

29b‧‧‧第二金屬層

29c‧‧‧第三金屬層

290‧‧‧堆疊接點

3,3’‧‧‧封裝組件

3a,3a’‧‧‧承載結構

30a‧‧‧第一側

30b‧‧‧第二側

32‧‧‧絕緣層

33‧‧‧佈線層

330‧‧‧電性連接墊

34‧‧‧絕緣保護層

35‧‧‧導電凸塊

40,44‧‧‧電子元件

40a‧‧‧作用面

40b‧‧‧非作用面

400‧‧‧電極墊

41‧‧‧封裝層

42‧‧‧外接元件

43‧‧‧銲錫材料

45‧‧‧導電元件

H,L,T‧‧‧厚度

S,D‧‧‧切割路徑

第1圖係為習知封裝堆疊結構之剖面示意圖。

第2A至2F圖係為本發明之封裝堆疊結構之製法之第一實施例之剖視示意圖。

第2A’及2A”圖係為第2A圖之不同實施例之局部放大示意圖。

第2B’圖係為第2B圖之另一實施例之局部放大示意圖。

第2C’至2E’圖係為第2C至2E圖之另一實施例。

第3A至3E圖係為本發明之封裝堆疊結構之製法之第二實施例之剖視示意圖。

第3B’及3B”圖係為第3B圖之不同實施例。

第3C’至3D’圖係為第3B’圖之後續製程。

第4A至4D圖係為本發明之封裝堆疊結構之製法之第三實施例之剖視示意圖。

第5A至5C圖係為本發明之封裝堆疊結構之製法之第 四實施例之剖視示意圖。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“第一”、“第二”、“上”、及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

請參閱第2A至2F圖，係為本發明之封裝堆疊結構2,2’之製法之第一實施例之剖視示意圖。

如第2A圖所示，形成一介電層200於一第一承載件20上，再形成複數金屬結構29於該介電層200上。

於本實施例中，該第一承載件20係為半導體板體，例如暫時性整版面矽晶圓(Si wafer)。

如第2A’圖所示，該金屬結構29可包含多層金屬層，例如，先於第一承載件20上形成具有複數開孔之介電層 200，再將第一金屬層29a形成於該介電層200上與開孔中，接著形成第二金屬層29b於部分該第一金屬層29a上，之後移除該第一金屬層29a未覆蓋有該第二金屬層29b之部分，使相疊之第一與第二金屬層29a,29b作為該金屬結構29’。或者，如第2A”圖所示，於移除該第一金屬層29a未覆蓋有該第二金屬層29b之部分後，再於該第二金屬層29b上形成第三金屬層29c，使相疊之第一至第三金屬層29a,29b,29c作為該金屬結構29”。

如第2B圖所示，形成一線路部21於該介電層200與該金屬結構29上，以令該線路部21、介電層200與該金屬結構29構成一整版面之線路結構2a。

於本實施例中，該線路部21係具有相對之第一表面21a與第二表面21b，並以該第一表面21a結合該介電層200與該金屬結構29，且該線路部21係具有介電體210及結合該介電體210並電性連接該金屬結構29之線路層211，且最外側之線路層211上可形成有凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)，以作為堆疊接點212；或者，最外側之線路層211形成BOT(Bump on trace)型金屬凸塊，以作為堆疊接點212’，如第2B’圖所示之導電層212a與金屬塊212b所構成。

再者，該線路部21可由線路重佈層(Redistribution layer，簡稱RDL)製程完成。例如，由於晶圓製程中為形成線路層所用之介電層需以化學氣相沉積(Chemical vapor deposition，簡稱CVD)形成氮化矽或氧化矽，其成本較 高，故可採用一般非晶圓製程方式形成線路，即採用成本較低之高分子介電層，如聚醯亞胺(Polyimide，簡稱PI)、聚對二唑苯(Polybenzoxazole，簡稱PBO)以塗佈方式形成於線路層之間進行絕緣。

如第2C圖所示，於該整版面之線路結構2a之堆疊接點212上結合導電元件45以形成封裝結構2”，且提供一封裝組件3，其包含一整版面之承載結構3a及結合該承載結構3a之電子元件40，且該承載結構3a係定義有相對之第一側30a與第二側30b。

於本實施例中，該承載結構3a係為具有核心層或無核心層(coreless)之線路結構，如封裝基板(substrate)，其具有如扇出(fan out)型重佈線路層(redistribution layer，簡稱RDL)之線路配置。具體地，該承載結構3a係包含複數絕緣層32、及設於該絕緣層32上之佈線層33，且形成該絕緣層32之材質如預浸材(prepreg)、封裝膠體(molding compound)或感光型介電層，但不限於此，並可於該承載結構3a之第一側30a上形成一如防銲層之絕緣保護層34，使該佈線層33之部分表面外露於該絕緣保護層34，以作為電性連接墊330。應可理解地，該承載結構3a亦可為其它承載晶片之板材，如導線架(leadframe)、晶圓(wafer)、或其它具有金屬佈線(routing)之載板等，並不限於上述。

再者，該電子元件40係為主動元件、被動元件或其二者組合，其中，該主動元件係例如半導體晶片，且該被動元件係例如電阻、電容及電感。例如，該電子元件40 係為半導體晶片，其具有相對之作用面40a與非作用面40b，該作用面40a具有複數電極墊400，且該電極墊400以覆晶方式藉由複數導電凸塊35設於該承載結構3a之第一側30a上並電性連接部分該佈線層33。

或者，該電子元件40可藉由複數銲線(圖略)以打線方式電性連接該承載結構3a；亦或，該電子元件40可直接接觸該承載結構3a之線路，如該電子元件40嵌埋於該承載結構3a中。

應可理解地，有關該電子元件40電性連接該承載結構3a之方式繁多，並不限於上述。

如第2D圖所示，將該整版面之線路結構2a以其堆疊接點212藉由該些導電元件45結合於該整版面之承載結構3a之電性連接墊330上。接著，形成一封裝層41於該整版面之線路結構2a與該整版面之承載結構3a之間，以令該封裝層41包覆該電子元件40、該些導電元件45與該些導電凸塊35。

於本實施例中，該導電元件45係為包覆有絕緣塊之金屬凸塊、如銅柱之金屬柱、銲球(solder ball)或具有核心銅球(Cu core ball)之銲球等，其形狀並未有特殊限制，可為圓柱體、橢圓柱體或多邊形柱體皆可。

再者，於其它實施例中，該導電元件45亦可先形成於該承載結構3a上，再結合該線路結構2a；或者，可於該承載結構3a上亦形成另一導電元件，再將該封裝結構2”之導電元件45結合該承載結構3a之導電元件。

又，該封裝層41係為絕緣材，如環氧樹脂之封裝膠體，並無特別限制。

另外，於結合該線路結構2a與該承載結構3a之前，可先形成底膠(圖略)於該電子元件40與該承載結構3a之間，以包覆該些導電凸塊35。

如第2E圖所示，透過如研磨之製程移除該第一承載件20，以露出該金屬結構29及介電層200，並形成複數外接元件42於該承載結構3a之第二側30b上以電性連接該佈線層33。

於本實施例中，該外接元件42係例如銲球或其它金屬體，以於後續製程中用以接置一如電路板之電子裝置(圖略)。

如第2F圖所示，沿第2E圖所示之切割路徑S進行切單製程，以獲取封裝堆疊結構2’，且藉由其金屬結構29結合如銲錫材料43之導電材料，以接合另一如記憶體晶片之電子元件44(見第2F圖)。

於另一實施例中，如第2C’圖所示，可先將整版面之線路結構2a進行預切作業，以獲取複數個已切單之線路結構2a’，再將各該已切單之線路結構2a’透過導電元件45堆疊於該整版面之承載結構3a上。接著，如第2D’圖所示，形成一封裝層41於該已切單之線路結構2a’與該整版面之承載結構3a之間，以令該封裝層41包覆該電子元件40、該些導電元件45、該些導電凸塊35與該已切單之線路結構2a’。之後，如第2E’圖所示，先透過如研磨之製程移除 該第一承載件20，再沿第2D’圖所示之切割路徑S進行切單製程，以獲取如第2F圖所示之封裝堆疊結構2’。

請參閱第3A至3E圖，係為接續第2B圖之製程之封裝堆疊結構4,4’之製法之第二實施例之剖面示意圖。本實施例與第一實施例之差異在於線路結構之製程，其它製程大致相同，故以下僅說明相異處，而不再贅述相同處。

如第3A圖所示，提供一如玻璃之第一承載件20，且於其上形成有離形層20a，以製作介電層200、金屬結構29與堆疊接點212，並於形成線路結構2a後，設置一第二承載件20’於該線路結構2a之第二表面21b上。

於本實施例中，該第二承載件20’亦為整版面玻璃，其藉由結合層20b(如黏膠)結合於該線路結構2a之第二表面21b上，且該結合層20b包覆該堆疊接點212。

如第3B圖所示，移除該第一承載件20及其離形層20a，以外露該金屬結構29與介電層200。

於本實施例中，該金屬結構29外露於該介電層200之表面係作為堆疊接點290。

再者，於另一實施例中，如第3B’圖所示，可利用電鍍方式形成一金屬層22於該金屬結構29上，使該金屬層22電性連接線路結構2a’之線路層211，其中，該金屬層22係例如電性接觸墊或另一凸塊底下金屬層以作為堆疊接點。

又，可依需求進行預切作業。如第3B’圖所示，當該第二承載件20’係為單元條(strip unit)型(如矩形條狀，其 結合複數已切單之線路結構2a’)時，可直接進行切單製程，以獲取複數預製組件(其包含已切單之線路結構2a’及結合該線路結構2a’之已切單之第二承載件20’)。或者，如第3B”圖所示，當該第二承載件20’係為晶圓型(如整版面圓形狀，其結合複數該線路結構2a)時，可於該第二承載件20’上切割出溝槽200’(未延伸至該線路結構2a)。

如第3C圖所示，接續第3B圖所示之製程，將該線路結構2a以其金屬層22(或堆疊接點290)結合複數導電元件45以作為封裝結構，再將該封裝結構以該導電元件45結合於如第2C圖之承載結構3a之電性連接墊330上。接著，形成一封裝層41於該線路結構2a與該承載結構3a之間，以令該封裝層41包覆該電子元件40、該些導電元件45與該些導電凸塊35。

如第3D圖所示，移除該第二承載件20’及其結合層20b以外露出該堆疊接點212，且形成複數外接元件42於該承載結構3a之第二側30b上以電性連接該佈線層33。

於本實施例中，該外接元件42係例如銲球或其它金屬體，以於後續製程中用以接置一如電路板之電子裝置(圖略)。

如第3E圖所示，沿第3D圖所示之切割路徑S進行切單製程，以獲取封裝堆疊結構4’，且可藉由其堆疊接點212結合如銲錫材料43之導電材料，以接合另一如記憶體晶片之電子元件44。

於本實施例中，當該第二承載件20’係為單元條型(如 第3B或3B’圖所示)時，可以加熱方式或照光方式(如UV光)，使該結合層20b失去部分黏性，以移除該第二承載件20’及其結合層20b。

於其它實施例中，如第3C’圖所示，係接續第3B’圖所示之製程，將已切單之線路結構2a’結合於該整版面之承載結構3a上，且於後續沿如第3C’圖所示之切割路徑D進行半切製程後，再移除該第二承載件20’及其結合層20b，之後沿如第3C’圖所示之切割路徑S進行切單製程，以形成如第3D’圖所示之結構。

於另一實施例中，當該第二承載件20’係為晶圓型玻璃(如第3B”圖所示)時，該封裝層41會填入該第二承載件20’之溝槽200’中，故可將該溝槽200’中之封裝層41作為切割路徑D,S，以進行半切製程、移除該第二承載件20’及其結合層20b及切單製程等製程。

請參閱第4A至4D圖，係為接續第2B圖之製程之封裝堆疊結構之製法之第三實施例之剖面示意圖。本實施例與第一實施例之主要差異在於封裝組件3’之製程，其它製程大致相同，故以下僅說明相異處，而不再贅述相同處。

如第4A至4B圖所示，提供一封裝組件3’，其包含一已切單之承載結構3a’及結合該承載結構3a’之電子元件40，再將該封裝組件3’透過複數導電元件45堆疊於該整版面之線路結構2a上，並形成複數外接元件42於該承載結構3a’之第二側30b上以電性連接該承載結構3a’之佈線層33。

如第4C圖所示，形成一封裝層41於該整版面之線路結構2a上，以令該封裝層41包覆該電子元件40、該些導電元件45、該些導電凸塊35、該外接元件42之部分側面與該已切單之承載結構3a’。

如第4D圖所示，透過如研磨之製程移除該第一承載件20，且沿第4C圖所示之切割路徑S進行切單製程，以獲取封裝堆疊結構4”。

請參閱第5A至5C圖，係為接續第2B圖之製程之封裝堆疊結構之製法之第四實施例之剖面示意圖。本實施例與第一實施例之差異在於封裝組件3’之製程，其它製程大致相同，故以下僅說明相異處，而不再贅述相同處。

如第5A圖所示，提供一封裝組件3’，其包含一已切單之承載結構3a’及結合該承載結構3a’之電子元件40，再將該封裝組件3’透過複數導電元件45堆疊於已切單之線路結構2a’上。

如第5B圖所示，形成一封裝層41於該已切單之線路結構2a’與該已切單之承載結構3a’之間，以令該封裝層41包覆該電子元件40、該些導電元件45、該些導電凸塊35、該已切單之線路結構2a’與該已切單之承載結構3a’。

如第5C圖所示，透過如研磨之製程移除該第一承載件20，且沿第5B圖所示之切割路徑S進行切單製程，以獲取如第2F圖所示之封裝堆疊結構2’。

本發明之製法係藉由無核心層式(coreless)線路結構2a,2a’之設計，以減少該封裝堆疊結構2’,4’的厚度L，且 藉由承載件(即該第一承載件20或第二承載件20’)之配置，以強化該線路結構2a,2a’之結構強度，例如，該線路結構2a2a’之厚度T最薄為20微米，且該封裝堆疊結構2’,4’,4”之厚度L最小可為410微米，故相較於習知技術，本發明之製法不僅能大幅降低該封裝堆疊結構2’,4’,4”之整體厚度，以符合電子產品輕薄短小的趨勢，且於堆疊該線路結構2a,2a’至該承載結構3a,3a’前，能避免該線路結構2a,2a’發生翹曲之問題。

本發明復提供一種封裝堆疊結構2,2’,4,4’,4”，係包括：一承載結構3a,3a’、一線路結構2a,2a’以及一封裝層41。

所述之承載結構3a,3a’係定義有相對之第一側30a與第二側30b，其中，該承載結構3a,3a’之第一側30a設有至少一電子元件40。

所述之線路結構2a,2a’之其中一側設有承載件(即該第一承載件20或第二承載件20’)，而另一側係以複數導電元件45結合至該承載結構3a,3a’之第一側30a上。

所述之封裝層41係形成於該線路結構2a,2a’與該承載結構3a,3a’之第一側30a之間，以包覆該些導電元件45與該電子元件40。

於一實施例中，該承載件(即該第一承載件20)係為矽晶圓，其接觸結合該線路結構2a,2a’之介電材(即該介電層200)。

於一實施例中，該線路結構2a,2a’係具有相對之第一表面21a與第二表面21b，且該第一表面21a結合於該承 載件(即該第一承載件20)上，而該第二表面21b係配置有複數堆疊接點212,212’，以結合該些導電元件45。

於一實施例中，該承載件(即該第二承載件20’)係為玻璃，其以結合層20b接觸結合該線路結構2a之介電材(即該介電體210)。

於一實施例中，該線路結構2a,2a’係具有相對之第一表面21a與第二表面21b，且該第二表面21b結合於該承載件(即該第二承載件20’)上，而該第一表面21a係配置有複數堆疊接點290(或該金屬層22)，以結合該些導電元件45。

綜上所述，本發明之封裝堆疊結構及其製法暨封裝結構，係藉由無核心層式線路結構之設計，以減少該封裝堆疊結構的厚度，且藉由將承載件配置於線路結構上，以強化該線路結構之結構強度，故本發明不僅能大幅降低該封裝堆疊結構之整體厚度，且能避免該線路結構發生翹曲之問題。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。 因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

2‧‧‧封裝堆疊結構

2a‧‧‧線路結構

20‧‧‧第一承載件

200‧‧‧介電層

21‧‧‧線路部

21a‧‧‧第一表面

212‧‧‧堆疊接點

29‧‧‧金屬結構

3a‧‧‧承載結構

30a‧‧‧第一側

30b‧‧‧第二側

32‧‧‧絕緣層

33‧‧‧佈線層

330‧‧‧電性連接墊

35‧‧‧導電凸塊

40‧‧‧電子元件

41‧‧‧封裝層

45‧‧‧導電元件

L,T‧‧‧厚度

Claims (28)

1. 一種封裝堆疊結構，係包括：承載結構，係定義有相對之第一側與第二側，其中，該承載結構之第一側設有至少一電子元件；以及線路結構，係具有相對之第一表面與第二表面，且該第一表面設有承載件，而該第二表面係以複數導電元件結合至該承載結構之第一側上。
2. 如申請專利範圍第1項所述之封裝堆疊結構，其中，該承載件係為矽晶圓，其接觸結合該線路結構之介電材。
3. 如申請專利範圍第1項所述之封裝堆疊結構，其中，該線路結構係為線路重佈層結構。
4. 如申請專利範圍第1項所述之封裝堆疊結構，其中，該線路結構之第二表面係配置有複數堆疊接點，以結合該些導電元件。
5. 如申請專利範圍第1項所述之封裝堆疊結構，其中，該承載件係為玻璃，其以結合層接觸結合該線路結構之介電材。
6. 如申請專利範圍第1項所述之封裝堆疊結構，復包括封裝層，係形成於該線路結構與該承載結構之間，以包覆該些導電元件與該電子元件。
7. 如申請專利範圍第1項所述之封裝堆疊結構，其中，該導電元件係為銲球、金屬柱或包覆有絕緣塊之金屬凸塊。
8. 一種封裝堆疊結構之製法，係包括： 提供一設有承載件之線路結構及一承載結構，其中，該承載結構係定義有相對之第一側與第二側，且該承載結構之第一側設有至少一電子元件；將該線路結構以複數導電元件結合至該承載結構之第一側上，且形成封裝層於該線路結構與該承載結構之間，以令該封裝層包覆該些導電元件與該電子元件；以及移除該承載件。
9. 如申請專利範圍第8項所述之封裝堆疊結構之製法，其中，該些導電元件係先設於該線路結構上，再將該線路結構以該些導電元件結合至該承載結構上。
10. 如申請專利範圍第8項所述之封裝堆疊結構之製法，其中，該些導電元件係先設於該承載結構上，再將該線路結構以該些導電元件結合至該承載結構上。
11. 如申請專利範圍第8項所述之封裝堆疊結構之製法，其中，該承載件係為矽晶圓，其接觸結合該線路結構之介電材。
12. 如申請專利範圍第11項所述之封裝堆疊結構之製法，其中，該承載件之移除係以研磨方式為之。
13. 如申請專利範圍第8項所述之封裝堆疊結構之製法，其中，該線路結構係為線路重佈層結構。
14. 如申請專利範圍第8項所述之封裝堆疊結構之製法，其中，該線路結構係具有相對之第一表面與第二表面，且該第一表面結合於該承載件上，而該第二表面係配置有 複數堆疊接點，以結合該些導電元件。
15. 如申請專利範圍第8項所述之封裝堆疊結構之製法，其中，該承載件係為玻璃，其以結合層接觸結合該線路結構之介電材。
16. 如申請專利範圍第15項所述之封裝堆疊結構之製法，其中，係以剝離方式移除該承載件及該結合層。
17. 如申請專利範圍第16項所述之封裝堆疊結構之製法，其中，該線路結構於結合該承載結構前係為已切單型態，且於移除該承載件前，進行半切。
18. 如申請專利範圍第8項所述之封裝堆疊結構之製法，其中，該導電元件係為銲球、金屬柱或包覆有絕緣塊之金屬凸塊。
19. 如申請專利範圍第8項所述之封裝堆疊結構之製法，其中，該線路結構於結合該承載結構前係為已切單型態，該承載結構於結合該線路結構前係為整版面型態。
20. 如申請專利範圍第8項所述之封裝堆疊結構之製法，其中，該線路結構於結合該承載結構前係為整版面型態，該承載結構於結合該線路結構前係為整版面型態。
21. 如申請專利範圍第8項所述之封裝堆疊結構之製法，其中，該線路結構於結合該承載結構前係為已切單型態，該承載結構於結合該線路結構前係為已切單型態。
22. 如申請專利範圍第8項所述之封裝堆疊結構之製法，其中，該線路結構於結合該承載結構前係為整版面型態，該承載結構於結合該線路結構前係為已切單型態。
23. 如申請專利範圍第18、19或22項所述之其中一者之封裝堆疊結構之製法，其中，於移除該承載件後，進行切單。
24. 一種封裝結構，係包括：線路結構，係具有相對之兩側；承載件，係設於該線路結構之其中一側；以及導電元件，係設於該線路結構之另一側以電性連接該線路結構。
25. 如申請專利範圍第24項所述之封裝結構，其中，該線路結構係為線路重佈層結構。
26. 如申請專利範圍第24項所述之封裝結構，其中，該承載件係為矽晶圓，其接觸結合該線路結構之介電材。
27. 如申請專利範圍第24項所述之封裝結構，其中，該承載件係為玻璃，其以結合層接觸結合該線路結構之介電材。
28. 如申請專利範圍第24項所述之封裝結構，其中，該導電元件係為銲球、金屬柱或包覆有絕緣塊之金屬凸塊。

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