JP5135835B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、より具体的には、ビアが形成された配線基板に半導体素子が実装され樹脂封止された構造を有する半導体装置及びその製造方法に関する。
近年の電子機器の小型化・高密度化・高機能化に伴い、電子部品の小型化・薄型化が要求されている。そこで、半導体装置として、小型化により実装面積を低減させた高密度実装に優れたパッケージとして、ボール・グリッド・アレイ（ＢＧＡ：Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等の表面実装型パッケージが提案されている。
図１は、従来の半導体装置の構造を示す図である。具体的には、図１（ａ）は、当該半導体装置の断面図であり、図１（ｂ）は、図１（ａ）において点線で囲んだ部分の拡大図である。なお、図１（ｂ）においては、説明の便宜上、半田ボールは１つのみ図示している。
図１を参照するに、半導体装置１０は、配線基板１の一方の主面（上面）に半導体素子２がダイボンディングフィルム等のダイボンディグ材３を介して搭載され、配線体基板１の他方の主面（下面）には半田を主体とする球状電極端子等の外部接続端子となる半田ボール４が複数、グリッド状に配設された構造を有する。
半導体素子２は、シリコン（Ｓｉ）半導体基板を用い、周知の半導体製造プロセスをもって形成される。半導体素子２の上面には金（Ａｕ）等からなるボンディングワイヤ５が接続される外部接続用パッド（図示を省略）が設けられ、当該ボンディングワイヤ５により、半導体素子２は、配線基板１に電気的に接続される。
配線基板１の上方は、エポキシ系樹脂等の封止樹脂６により封止されている。
このように、半導体装置１０は、半導体素子２が、配線基板１、ボンディングワイヤ５、封止樹脂６等と共にパッケージ化（モジュール化）されている。
ここで、配線基板１の構造について、図２も参照して詳述する。図２は、図１に示す半導体装置１０の配線基板１の構造を示す図である。具体的には、図２（ａ）は、当該配線基板１の平面図であり、説明の便宜上、レジスト層の図示を省略している。図２（ｂ）は、図２（ａ）の線Ａ−Ａにおける断面図である。
インターポーザーとも称される配線基板１は、ガラスエポキシ樹脂などの絶縁性樹脂を基板基材７とし、その表面（上面）に銅（Ｃｕ）等からなる配線層８Ａが設けられた支持基板である。
配線層８Ａは、ボンディングワイヤ５が接続される領域を除いてレジスト層９Ａにより選択的に被覆されている。即ち、半導体素子２を搭載する配線基板１上のレジストパターンは、ワイヤボンディングより半導体素子２と電気的接続が行なわれるパターン部分が開口され、他の部分は、レジスト層９Ａにより被覆された構造になっている。
配線基板１の他方の主面（下面）にも、銅（Ｃｕ）等からなる配線層８Ｂが選択的に配設され、当該配線層８Ｂはレジスト層９Ｂにより選択的に被覆されている。即ち、配線基板２の下面のレジストパターンは、実装端子となる部分だけが電気的接続が行なわれるように開口され、開口されて露出した配線層８Ｂ部分に、半田ボール４が配設される。
配線基板１の内部においては、ビア１３が形成されている。ビア１３にあっては、スルーホールが形成され、当該スルーホールの外周部分には配線部１１が設けられ、当該スルーホール全体にメッキが施されて配線基板１の各層の電気的導通を確保している。スルーホールには、エポキシ系樹脂等のビア埋め用樹脂１２が充填されている。このビア１３により、配線層８Ａと、半田ボール４が設けられた配線層８Ｂとは接続されている。
このように、従来の半導体装置１０は、配線基板１と、当該配線基板１の上に設けられ半導体素子２等を内包する封止樹脂６と、から大略構成される二層構造となっている。更に、半導体装置１０の配線基板１は、内部にビア埋め用樹脂１２が充填されたビア１３上がレジスト層９Ａにより被覆された構造になっている。
なお、図１及び図２に示す態様の他に、絶縁体層にビアホールが形成され、該ビアホール内に導電材料が充填され、該導電材料と電気的に接続されて絶縁体層表面に配線パターンが形成された回路基板であって、前記ビアホールに対応する前記配線パターンの部位にビアホールに連通してビアホールの径よりも小径の小孔が形成されている回路基板が提案されている。（特許文献１参照）
また、半導体素子をフリップチップ実装する配線基板において、前記半導体素子を実装する領域内に導電性ペーストを充填しないダミービアを形成し、封止樹脂をダミービアに充填することにより配線基板と封止樹脂の密着性の向上を図った態様が提案されている。（特許文献２参照）
特開平９−８２８３５号公報 特開２００５−３２２６５９号公報
しかしながら、図１及び図２に示す構造においては以下の問題がある。
図３は、図１に示す従来の半導体装置１０の問題点を説明するための図であり、図３（ａ）は、当該半導体装置の断面図であり、図３（ｂ）は、図３（ａ）において点線で囲んだ部分の拡大図である。
図３を参照するに、配線基板１のビア１３の内部に充填されたビア埋め用樹脂１２の熱膨張係数は、３６×１０−６乃至４８×１０−６／℃であり、封止樹脂６の熱膨張係数（１３×１０−６乃至１６×１０−６／℃）及および配線基板１の配線層８Ａ及び８Ｂを構成する銅（Ｃｕ）の熱膨張係数（１６×１０−６／℃）に比し、大きい。
従って、ビア１３の内部に充填されたビア埋め用樹脂１２は、半導体装置１０の組み立て時間や実装のための加熱工程においては膨張し、冷却後は収縮する。よって、高温時においては、上述の各材料の熱膨張係数の相違に因り、配線基板１のビア１３の周囲に応力が集中する。
このとき、配線基板１の配線層８Ａを選択的に被覆するレジスト層９Ａと、封止樹脂６とが接着している界面部分においては、配線基板１が所定の雰囲気で放置された際に吸湿した水分が、膨張・脱湿することにより、封止樹脂６とレジスト層９Ａとの密着力が低下する。
更に、配線基板１のビア１３の周囲に集中する応力が封止樹脂６のレジスト層９Ａへの接着力よりも大きくなり、封止樹脂６とレジスト層９Ａとの接着が維持できなくなり、図３に示すように、ビア１３の上方に位置するレジスト層９Ａと封止樹脂６との界面において、封止樹脂６の剥離が発生し、当該界面において封止樹脂６に空隙（図３において矢印Ａで示す部分）が形成されてしまう。
また、図１に示す従来の半導体装置１０では、配線基板１の上方のみが封止樹脂６によって封止され、その結果、配線基板１の内部に設けられたビア埋め用樹脂１２と、当該配線基板１の上に設けられ半導体素子２等を内包する封止樹脂６とから成る二層構造となっているが、半導体装置１０を構成する各材料の物性値は相違するため、半導体装置１０として大きな反りが生じるおそれがある。
かかる半導体装置１０の反りは、半導体装置１０をマザーボードに実装する際に半田ボール４高さの相違を招き、半田ボール４が高い部分ではマザーボードとの接続を図ることができず、また、半田ボール４が低い部分では、端子間のショートを引き起こしてしまう。
そこで、本発明は、上記の点に鑑みてなされたものであって、ビアが形成された配線基板に半導体素子が実装され樹脂封止された構造を有する半導体装置において、ビア上で封止樹脂が剥離することを防いで当該封止樹脂の配線基板への接着力を向上させた半導体装置、半導体装置としての反りを軽減した構造を有する半導体装置、又はこれらの半導体装置を簡便な方法で製造することができる方法を提供することを本発明の目的とする。
本発明の一観点によれば、ビアが形成された配線基板と、前記配線基板上に配設された半導体素子と、前記ビア上に位置する部分は開口され、前記配線基板の表面を被覆するレジスト層と、前記開口部上、前記レジスト層を覆い、前記半導体素子を封止する封止樹脂と、を有し、前記開口部は、前記ビアのスルーホールの外周部に形成される配線部、又は、前記スルーホールを囲繞する配線であるビアランドの上にあることを特徴とする半導体装置が提供される。
本発明の別の観点によれば、ビアが形成された配線基板に半導体素子が実装され封止樹脂により封止された構造を有する半導体装置の製造方法であって、前記ビアにビア埋め用樹脂が充填された前記配線基板の表面にレジスト層を形成する工程と、前記レジスト層を感光し現像することによって、前記レジスト層のうち前記ビアのスルーホールの外周部に形成される配線部、又は、前記スルーホールを囲繞する配線であるビアランドの上に位置する部分を開口する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
本発明の別の観点によれば、ビアが形成された配線基板に半導体素子が実装され封止樹脂により封止された構造を有する半導体装置の製造方法であって、前記配線基板の裏面を被覆するレジスト層に、前記ビアに接続した溝部が形成されており、前記封止樹脂を用いて前記配線基板の上方を封止する樹脂封止工程を含み、前記樹脂封止工程により、前記封止樹脂と同じ樹脂を前記ビアに充填するとともに、前記ビアに充填された前記封止樹脂は前記溝部に流動することを特徴とする半導体装置の製造方法が提供される。
本発明によれば、ビアが形成された配線基板に半導体素子が実装され樹脂封止された構造を有する半導体装置において、ビア上で封止樹脂が剥離することを防いで当該封止樹脂の配線基板への接着力を向上させた半導体装置、半導体装置としての反りを軽減した構造を有する半導体装置、又はこれらの半導体装置を簡便な方法で製造することができる方法を提供することができる。
以下、本発明の実施の形態について説明する。説明の便宜上、先ず、本発明の実施の形態に係る半導体装置について説明し、次いで、当該半導体装置の製造の方法について説明する。
[半導体装置]
１．半導体装置の第１の例
図４は、本発明の実施の形態にかかる半導体装置の第１の例の構造を示す図である。具体的には、図４（ａ）は、当該半導体装置の断面図であり、図４（ｂ）は、図４（ａ）において点線で囲んだ部分の拡大図である。なお、図４（ｂ）においては、説明の便宜上、半田ボールは１つのみ図示している。
図４を参照するに、半導体装置４０は、配線基板４１の一方の主面（上面）に半導体素子４２がダイボンディングフィルム等のダイボンディグ材４３を介して搭載され、配線体基板４１の他方の主面（下面）には半田を主体とする球状電極端子等の外部接続端子となる半田ボール４４が複数、グリッド状に配設された構造を有する。
半導体素子４２は、シリコン（Ｓｉ）半導体基板を用い、周知の半導体製造プロセスをもって形成される。半導体素子４２の上面には金（Ａｕ）等からなるボンディングワイヤ４５が接続される外部接続用パッド（図示を省略）が設けられ、当該ボンディングワイヤ４５により、半導体素子４２は、配線基板４１に電気的に接続される。
配線基板４１の上方は、封止樹脂４６により封止されている。封止樹脂４６として、例えば、シリコン系樹脂、アクリル系樹脂或いはエポキシ系樹脂等を用いることができるが、これらの例に限定されない。
このように、半導体装置４０は、半導体素子４２が、配線基板４１、ボンディングワイヤ４５、封止樹脂４６等と共にパッケージ化（モジュール化）されている。
ここで、配線基板４１の構造について、図５も参照して詳述する。図５は、図４に示す半導体装置４０の配線基板４１の構造を示す図である。具体的には、図５（ａ）は、当該配線基板４１の平面図であり、説明の便宜上、レジスト層の図示を省略している。図５（ｂ）は、図５（ａ）の線Ａ−Ａにおける断面図である。
インターポーザーとも称される配線基板４１は、ガラスエポキシ樹脂などの絶縁性樹脂を基板基材４７とし、その表面（上面）に銅（Ｃｕ）等からなる配線層４８Ａが設けられた支持基板である。
配線層４８Ａは、ボンディングワイヤ４５が接続される領域と、配線基板４１の内部に形成されたビア５３上部と、を除いて、ソルダーレジスト等のレジスト層４９Ａにより選択的に被覆されている。
即ち、半導体素子４２を搭載する配線基板４１上のレジスト層４９Ａは、ワイヤボンディングより半導体素子４２と電気的接続が行なわれるパターン部分とビア５３上部とが開口しており、他の部分は、レジスト層４９Ａにより被覆された構造になっている。当該開口している部分には、レジスト層４９Ａは設けられておらず封止樹脂４６が直接設けられている。
配線基板４１の他方の主面（下面）にも、銅（Ｃｕ）等からなる配線層４８Ｂが選択的に配設され、当該配線層４８Ｂはソルダーレジスト等のレジスト層４９Ｂにより選択的に被覆されている。
即ち、配線基板４２の下面のレジスト層４９Ｂは、実装端子となる部分が電気的接続が行なわれるように開口され、開口されて露出した配線層４８Ｂ部分に、半田ボール４４が配設され、更に、ビア５３の下部が開口している。
上述のように、配線基板４１の内部においては、ビア５３が形成されている。即ち、配線基板４１の各層を電気的に導通させる為に、スルーホールが開口され、当該スルーホールの外周部分には配線部５１が形成され銅（Ｃｕ）等のめっきが施されており、更に、ビア埋め用樹脂５２が充填されている。
ビア埋め用樹脂５２として、例えば、シリコン系樹脂、アクリル系樹脂或いはエポキシ系樹脂等を用いることができるが、本例では、物性等の面で封止樹脂４６とは異なる樹脂が用いられている。
上述のビア５３により、配線層４８Ａと、半田ボール４４が設けられた配線層４８Ｂとは接続されている。
このように、半導体装置４０の配線基板４１においては、半導体素子４２が搭載され封止樹脂４６により樹脂封止されるレジスト層４９Ａは、ビア５３の内部に充填されたビア埋め用樹脂５２上において開口（除去）されている。前述のように、ビア５３のビア埋め用樹脂５２上は応力が集中する部分であり、本例ではこの部分のレジスト層４９Ａは開口（除去）され、当該開口部分は封止樹脂４６により封止されている。
図１及び図２に示す構造では、配線基板１のビア１３の周囲に集中する応力が封止樹脂６のレジスト層９Ａへの接着力よりも大きくなると、封止樹脂６とレジスト層９Ａとの接着が維持できなくなり、図３に示すように、ビア１３の上方に位置するレジスト層９Ａと封止樹脂６との界面において、封止樹脂６の剥離が発生してしまうが、本例の半導体装置４０の配線基板４１ではかかる問題を解消することができる。
即ち、本例の半導体装置４０の配線基板４１では、ビア５３の上部と封止樹脂５６との接着は、図１及び図２に示す構造のような接着力の確保が難しいレジスト層を介在させた間接的接着ではなく、封止樹脂５６との直接的接着となっている。従って、図１及び図２に示す構造に比し、封止樹脂５６の接着力が向上し、図３に示す封止樹脂５６の剥離の発生を防止することができる。
また、本例の半導体装置４０は、図１に示す半導体装置１０と同様に、配線基板４１の内部に設けられたビア埋め用樹脂５２と、当該配線基板４１の上に設けられ半導体素子４２等を内包する封止樹脂４６と、から大略構成される二層構造であるが、ビア５３の内部に充填されたビア埋め用樹脂５２上においてレジスト層４９Ａは開口（除去）されているため、ビア埋め用樹脂５２上において封止樹脂４６の接着力が低下することを回避することができる。
即ち、レジスト層４９Ａと封止樹脂４６とが接着している界面部分は、図１に示す構造よりも小さいため、仮に、半導体装置４０の実装のための加熱工程等においてビア５３の内部等に応力集中が発生しても、ビア埋め用樹脂５２上における封止樹脂４６の接着力が当該応力よりも低下することを回避することができ、ビア埋め用樹脂５２上における封止樹脂４６の剥離を防止することができる。
ところで、本例では、ビア５３の内部に充填されたビア埋め用樹脂５２上におけるレジスト層４９Ａの開口径は、ビア５３のスルーホールの径よりも大きく、ビア５３のスルーホールを囲繞する配線層４８Ａであるビアランドの径よりも小さくなるように設定されている。これについて図６を参照して説明する。
ここで、図６は、図５に示すビア５３の内部に充填されたビア埋め用樹脂５２上におけるレジスト層４９Ａの開口径を説明するための平面図である。
図６を参照するに、上述のように、ビア５３の内部に充填されたビア埋め用樹脂５２上においてレジスト層４９Ａは開口しており、その径αは、内部にビア埋め用樹脂５２が充填されたビア５３のスルーホールの径βよりも大きく、ビア５３のスルーホールを囲繞する配線層４８Ａ（図４又は図５参照）であるビアランド５５の径γよりも小さくなるように設定されている。例えば、α：β：γ＝１：０．４〜０．６：１．２〜１．５となるように設定されている。
かかる構造の効果を、図７及び図８を参照して説明する。
図７は、図６に示す構造の効果を説明するための図（その１）であり、より具体的には、図７（ａ）は、本例の構造を示し、図７（ｂ）は、レジスト層４９Ａの開口径α'がビアランド５５の径γよりも大きい場合の構造を示す。図７（ａ）及び図７（ｂ）において、それぞれ、下図は、上図の線Ｘ−Ｘにおける断面図を示す。
図８は、図６に示す構造の効果を説明するための図（その２）であり、図７（ａ）及び図７（ｂ）に示す構造において、ダイボンディングフィルム等のダイボンディグ材４３を介してレジスト層４９Ａ上に半導体素子４２を搭載した状態を示す。図８（ａ）及び図８（ｂ）において、それぞれ、右図は、左図において点線で示す箇所の拡大図である。
図７を参照するに、レジスト層４９Ａの開口径αが、内部にビア埋め用樹脂５２が充填されたビア５３のスルーホールの径βよりも大きく、ビアランド５５の径γよりも小さくなるように設定されている場合（図７（ａ）に示す場合）におけるレジスト層４９Ａの上面の高さ位置とビア５３の上面の高さ位置とにより形成される段差は、レジスト層４９Ａの開口径α'がビアランドの５５の径γよりも大きく設定されている場合（図７（ｂ）に示す場合）におけるレジスト層４９Ａの上面の高さ位置と基板基材４７の上面の高さ位置とにより形成される段差よりも小さい。
従って、図８（ａ）に示すように、図７（ａ）に示す構造において、ダイボンディングフィルム等のダイボンディグ材４３を介して配線基板４１のレジスト層４９Ａ上に半導体素子４２を搭載する場合、半導体素子４２をレジスト層４９Ａにダイボンディグ材４３を介して確実に接着固定することができる。
一方、レジスト層４９Ａの開口径α'がビアランドの５５の径γよりも大きく設定されている場合（図７（ｂ）に示す場合）は、図８（ｂ）に示すように、レジスト層４９Ａの上面の高さ位置と基板基材４７の上面の高さ位置とにより形成される段差部分に、ダイボンディグ材４３を確実に充填することができない。従って、半導体素子４２のレジスト層４９Ａへの接着が不十分となり、矢印Ｂで示すように、ダイボンディング材４３の剥離を招き、前記段差部分内に空隙が発生するおそれがある。
かかる空隙は、ボンディグ材４３の接着力の低下や、パッケージの吸湿加速を引き起こすおそれがある。パッケージが吸湿して当該空隙に水分が溜まっていると、半導体装置をマザーボードに実装する際の半田結合に必要な加熱処理により、当該水分が急激に蒸発して爆発しパッケージ破壊を招くおそれがあり、好ましくない。
図７（ａ）に示すようにレジスト層４９Ａの開口径αを、内部にビア埋め用樹脂５２が充填されたビア５３のスルーホールの径βよりも大きく、ビアランド５５の径γよりも小さくなるように設定することにより、レジスト層４９Ａの上面の高さ位置とビア５３の上面の高さ位置とにより形成される段差を小さくでき、かかる空隙の発生を防止することができる。
なお、図８に示す例では、半導体素子４２の下方に位置するビア５３を説明したが、半導体素子４２の側方に位置し、封止樹脂４６（図４参照）に被覆されるビア５３についても、同様の理由から、図７（ａ）に示すようにレジスト層４９Ａの開口径αを、内部にビア埋め用樹脂５２が充填されたビア５３のスルーホールの径βよりも大きく、ビアランド５５の径γよりも小さくなるように設定し、レジスト層４９Ａの上面の高さ位置とビア５３の上面の高さ位置とにより形成される段差を小さくすることが望ましい。
２．半導体装置の第２の例
次に、本発明の実施の形態にかかる半導体装置の第２の例の構造を説明する。
図９は、本発明の実施の形態にかかる半導体装置の第２の例の構造を示す図である。具体的には、図９（ａ）は、当該半導体装置の断面図であり、図９（ｂ）は、図９（ａ）において点線で囲んだ部分の拡大図である。なお、図９（ｂ）においては、説明の便宜上、半田ボールは１つのみ図示している。
図１０は、図９に示す半導体装置９０の配線基板９１の構造を示す図である。具体的には、図１０（ａ）は、当該配線基板９１の平面図であり、説明の便宜上、レジスト層の図示を省略している。図１０（ｂ）は、図１０（ａ）の線Ａ−Ａにおける断面図である。
なお、図９において、図４を参照して説明した半導体装置４０を構成する部分と同一部分については同一番号を付して、その説明を省略する。
図９に示すように、本例においても、上述した半導体装置の第１の例の同様に、半導体装置９０は、半導体素子４２が、配線基板９１、ボンディングワイヤ４５、封止樹脂４６等と共にパッケージ化（モジュール化）されているが、配線基板９１の構造が、上述した半導体装置４０の配線基板４１の構造と相違している。
インターポーザーとも称される配線基板９１は、ガラスエポキシ樹脂などの絶縁性樹脂を基板基材９７とし、その表面（上面）に銅（Ｃｕ）等からなる配線層９８Ａが設けられた支持基板である。配線基板９１の他方の主面（下面）にも、銅（Ｃｕ）等からなる配線層９８Ｂが選択的に配設されている。
配線基板９１の内部には、ビア１０３が形成されている。即ち、配線基板９１にスルーホールが形成され、当該スルーホールの外周部分には、配線層９８Ａ及び９８Ｂを電気的に導通させるために、銅（Ｃｕ）等からなる配線部１０１が設けられている。
配線部１０１と、配線層９８Ａのうちボンディングワイヤ４５が接続される領域を除く部分と、配線層９８Ｂのうち半田ボール９４が配設される領域を除く部分とには、ソルダーレジスト等のレジスト層９９が選択的に被覆されている。一方、ビア１０３のスルーホールの上部及び下部には、レジスト層９９は設けられていない。
ビア１０３のスルーホール内には、配線基板９１の上方に設けられる封止樹脂４６と同一の樹脂が充填されており、ビア１０３のスルーホール内への封止樹脂４６の充填は、配線基板９１の上方を封止樹脂４６により樹脂封止と一体的に行われる。
このように、半導体装置９０の配線基板９１においては、ビア１０３に設けられた配線部１０１により配線層９８Ａ及び９８Ｂを電気的に導通が図られる一方、ビア１０３のスルーホール内に封止樹脂４６が充填され、封止樹脂４６という単一の樹脂が半導体装置９０内に設けられた構造になっている。
図１及び図２に示す構造では、封止樹脂６とは異なるビア埋め用樹脂１２がビア１３内に充填され、当該ビア１３上がレジスト層９Ａにより被覆されている。配線基板１のビア１３の周囲に集中する応力が封止樹脂６のレジスト層９Ａへの接着力よりも大きくなると、封止樹脂６とレジスト層９Ａとの接着が維持できなくなり、図３に示すように、ビア１３の上方に位置するレジスト層９Ａと封止樹脂６との界面において、封止樹脂６の剥離が発生してしまうが、本例の半導体装置９０の配線基板９１ではかかる問題を解消することができる。
即ち、図１及び図２に示す構造では、半導体装置１０の配線基板１のビア１３のビア埋め用樹脂１２上は応力が集中する部分であるが、半導体装置９０の配線基板９１では、ビア１０３のスルーホール内に封止樹脂４６と同一の樹脂が充填され、ビア１０３のスルーホールの上部にはレジスト層９９は設けられていない。
従って、ビア１０３のスルーホール内部は、配線基板９１の上面のレジスト層９９上に設けられた封止樹脂４６と一体構造となり、ビア１０３のスルーホール内部に設けられた樹脂と、配線基板９１の上面のレジスト層９９上に設けられた封止樹脂４６との間で、熱膨張係数の相違は発生しない。
よって、図１及び図２に示す構造のように、ビア１３の内部に充填されたビア埋め用樹脂１２の熱膨張係数と封止樹脂６等の熱膨張係数の相違に因る配線基板１のビア１３の周囲への応力集中を回避することができる。従って、半導体装置９０をマザーボードに実装する際に適用される加熱処理の際であっても、配線基板９１のビア１０３の信頼性を損なうことはない。
また、封止樹脂４６がビア１０３のスルーホールの内部に設けられるため、図１及び図２に示す構造よりも、封止樹脂４６による接着面積は拡大する。従って、ビア１０３への応力集中は殆ど発生せず、ビア１０３上の封止樹脂４６の剥離を防止することができる。
なお、図１に示す半導体装置１０において、ビア１３のスルーホールに充填されたビア埋め用樹脂１２として封止樹脂６と同一の樹脂を用いる態様が考えられるが、この場合であっても、配線基板１のビア１３の周囲には応力が集中し、ビア１３の上方に位置するレジスト層９Ａと封止樹脂６との界面において封止樹脂６の剥離が発生する問題を回避することはできない。
即ち、この場合、半導体装置１０の製造工程において、封止樹脂６と同一のゲル状の樹脂を高温高圧の状態でビア１３内に設け、加熱し固化させて、その上で、配線基板１１の上方に封止樹脂６を設けることになる。従って、配線基板１１の上方に封止樹脂６を設ける際には、既にビア１３のスルーホール内に封止樹脂６とは異なる樹脂が設けられており、異なる樹脂であるビア埋め用樹脂１２と封止樹脂６から構成される二層構造が形成されることになる。よって、ビア１３の上方に位置するレジスト層９Ａと封止樹脂６との界面において封止樹脂６が剥離してしまう問題を回避することはできない。
一方、本例では、配線基板９１の上方を封止樹脂４６により樹脂封止する際に、上部にレジスト層９９が設けられていないビア１０３のスルーホール内へ封止樹脂４６が充填されて、ビア１０３のスルーホール内部と、配線基板９１の上面のレジスト層９９上に設けられた封止樹脂４６とは一体構造となる。よって、ビア１０３のスルーホール内部に設けられた樹脂と、配線基板９１の上面のレジスト層９９上に設けられた封止樹脂４６との間の熱膨張係数は相違せず、封止樹脂４６の剥離は発生しない。
ところで、本例においては、配線基板９１の下面、即ち、配線体基板９１の一方の主面であって、半田ボール４４が配設される面には、半田ボール４４が配設される箇所以外の箇所のレジスト層９９に、溝が形成されていてもよい。これについて、図１１乃至図１４を参照して説明する。
図１１は、図１０に示す配線基板９１の下面のレジスト層９９に溝が形成された状態を示す、配線基板９１の底面図である。
図１１を参照するに、配線基板９１の下面、即ち、配線体基板９１の一方の主面であって、半田ボール４４が配設される面には、半田ボール４４が配設される箇所（半田ボール配設箇所１１０）以外の箇所のレジスト層９９には複数の溝１１５が、当該面上において略格子状に形成されている。更に、当該溝１１５は、配線基板９１内に貫通形成された複数のビア１０３の下部と接続している。
溝１１５は、モールド金型を用いて封止樹脂４６をビア１０３に注入する際に、ビア１０３のスルーホール内の空気が逃げる経路として機能する。従って、配線基板９１の上方を封止樹脂４６により樹脂封止すると共にビア１０３のスルーホール内に封止樹脂４６を充填する際に、ビア１０３のスルーホール内の空気が溝１１５に逃げ、ビア１０３のスルーホール内に封止樹脂４６が流動し易くなる。即ち、所謂モールド金型で言うと、溝１１５はベントとして機能し、当該溝１１５が形成されていることにより、ビア１０３に封止樹脂４６が確実に充填される。
図１２は、図１１に示す構造の配線基板９１のビア１０３に封止樹脂４６が充填された状態を示す、配線基板９１の底面図である。
図１１に示す構造の配線基板９１のビア１０３に封止樹脂４６が充填されると、図１２に示すように、封止樹脂４６は、ビア１０３の下部と接続している溝１１５にも流動し、当該封止樹脂４６によりビア１０３が見えなくなっている。
また、溝１１５は、半田ボール４４が配設される箇所（半田ボール配設箇所１１０）以外の箇所のレジスト層９９に形成されているため、封止樹脂４６は、半田ボール４４が配設される箇所（半田ボール配設箇所１１０）に配設されることはない。
配線基板の下面における半田ボール配設箇所１１０以外の箇所のレジスト層９９に、ビア１０３の下部と接続して形成される溝の効果について、図１３を参照して更に説明する。
図１３は、配線基板の下面における半田ボール配設箇所１１０以外の箇所のレジスト層９９に、ビア１０３の下部と接続して形成される溝の効果を説明するための、半導体装置１３０の断面図である。なお、図１３において、図９を参照して説明した半導体装置９０を構成する部分と同一部分については同一番号を付して、その説明を省略する。
図１３を参照するに、配線基板１３１の下面における半田ボール配設箇所１１０以外の箇所のレジスト層９９に、ビア１０３の下部と接続して複数の溝１２０が形成されている。
溝１２０には、樹脂封止処理の際にビア１０３のスルーホールに充填された封止樹脂４６が流動して配設される。溝１２０内の封止樹脂４６の上面は、配線基板１３１の下面におけるレジスト層９９の上面と同一面を形成しており、半田ボール配設箇所１１０に設けられた半田ボール４４の頂部を越えない構造となっている。従って、半導体装置１３０を図示を省略するマザーボードに実装する際に、配線基板１３１に設けられた半田ボール４４による接続が、封止樹脂４６に阻害されることはなく、半田ボール４４による配線基板１３１とマザーボードとの接続の信頼性を向上させることができる。
また、本例では、封止樹脂４６は、配線基板１３１の上方と、配線基板１３１の内部に設けられたビア１０３と、配線基板１３１の下面における半田ボール配設箇所１１０以外の箇所のレジスト層９９に形成されビア１０３の下部と接続する溝１２０と、に配設されている。即ち、配線基板１３１の上方と下方とを挟むように、更に、配線基板１３１の内部にも、単一の封止樹脂４６が設けられている。
上述のように、図１又は図２に示すように、配線基板１の内部に設けられたビア埋め用樹脂１２と、当該配線基板１の上に設けられ半導体素子２等を内包する封止樹脂６とから成る二層構造の場合は、配線基板１と封止樹脂６の物性値の相違に起因して、半導体装置１０に大きな反りが生じ得る。半導体装置１０の反りに因り、半導体装置１０をマザーボードに実装する際に半田ボール４高さの相違を招くおそれがある。その結果、半田ボール４が高い部分ではマザーボードとの接続を図ることができず、また、半田ボール４が低い部分では、端子間のショートを引き起こしてしまう。
一方、本例では、図１又は図２に示すような二層構造ではなく、配線基板１３１の上方と下方とを挟むように、更に、配線基板１３１の内部にも、単一の封止樹脂４６が設けられているため、材料の物性値の相違に起因する半導体装置１３０の反りの発生を防止することができ、半導体装置１３０として構造強度を向上させることができる。
ところで、図１１を再度参照するに、図１１に示す例では、配線基板９１の下面における半田ボール配設箇所１１０以外の箇所のレジスト層９９には複数の溝１１５が、当該面上において略格子状に形成され、溝１１５の幅はいずれも略一定に形成されているが、本発明において溝１１５の形状に特に制限はない。
溝１１５の幅を一定とせずに、所定の変化を加えることにより、即ち、半導体装置９０の反り状況によって、半導体装置９０（配線基板９１）の中心と外周部分とで、封止樹脂４６の配設体積を変えることにより、配線基板９１の下面側の封止樹脂４６の影響をコントロールすることができ、半導体装置９０の反り量を低減することができる。
例えば、当該溝の形状は、図１４に示す形状であってもよい。ここで、図１４は、図１１に示す溝１１５の変形例を示す配線基板１５１の底面図であり、ビア（図示を省略）及びビアに接続された溝１５５に封止樹脂４６が充填された状態を示す。なお、図１４において、図１１を参照して説明した配線基板９１を構成する部分と同一部分については同一番号を付して、その説明を省略する。
図１４に示す例では、配線基板１５１の中心側から外周部分に向かうに従って、配線基板１５１の下面に配設される封止樹脂４６の体積が大きくなるように、溝１５５の幅が大きくなっている。
かかる溝１５５の形状により、例えば、配線基板１５１の上面に半導体素子が実装された半導体装置が、その外周部に向かうに従って配線基板１５１の上面側に反り上がる場合には、配線基板１５１の上面に設けられている封止樹脂４６と配線基板１５１の下面のうち外周部分に設けられている体積の大きい封止樹脂４６とにより、当該反りが戻されることになり、好適である。
また、例えば、配線基板１５１の上面に半導体素子が実装された半導体装置が、その外周部に向かうに従って配線基板１５１の下面側に反り下がる場合には、配線基板１５１の中心側から外周部分に向かうに従って、配線基板１５１の下面に配設される封止樹脂４６の体積が小さくなるように、溝１５５の幅を小さくすることにより、当該反りが戻されることになり、好適である。
[半導体装置の製造方法]
次に、上述の各例の半導体装置の製造方法について説明する。
１．半導体装置の第１の例の製造方法
図４に示す本発明の半導体装置の第１の例に係る半導体装置４０にあっては、まず、図１５乃至図１９に示す工程に従って半導体装置４０の配線基板４１が製造される。ここで、図１５乃至図１９は、図４に示す配線基板４１の製造工程を示す図（その１）乃至（その５）である。
半導体装置４０の配線基板４１の製造にあっては、表面に銅（Ｃｕ）箔が施され、ガラスエポキシ樹脂などの絶縁性樹脂から成り、所定の寸法に切断された基板基材４７を用意し（図１５（ａ））、周知の機械的方法等により基板基材４７に貫通孔を形成する（図１５（ｂ））。かかる貫通孔が、ビア５３として機能する。
次に、銅（Ｃｕ）箔が施された基板基材４７の表面（上面）及び裏面（下面）と前記貫通孔の内壁に、銅（Ｃｕ）から成る層を無電解めっき処理により形成する（図１５（ｃ））。この工程により、銅（Ｃｕ）箔が施された基板基材４７の表面（上面）及び裏面（下面）に形成された銅（Ｃｕ）からなる層が配線層４８Ａ及び４８Ｂを構成し、前記貫通孔の内壁に形成された銅（Ｃｕ）からなる部位が配線部５１を構成する。
しかる後、例えば、シリコン系樹脂、アクリル系樹脂或いはエポキシ系樹脂等から成るビア埋め用樹脂５２の穴埋めインクを周知の印刷法により前記貫通孔に形成し、更に当該貫通孔から突出形成された突起物を穴埋め研磨し、前記貫通孔にビア埋め用樹脂５２が充填された状態が形成される（図１６（ｄ））。
次に、配線層４８Ａ及び４８Ｂ上及びビア埋め用樹脂５２が外部に露出している面に感光性フィルム（ドライフィルム）２００を貼り付け（図１６（ｅ））、更に、当該感光性フィルム２００上にフォトマスク２０５を設けて紫外線に露光させ、露光部分の感光性フィルム２００の感光層を光硬化させる（図１６（ｆ））。
次に、フォトマスク２０５を外して感光性フィルム２００を剥がし、露光済みの感光性フィルム２００の感光層を現像して露光しない部分の感光層を除去する（図１７（ｇ））。残存する硬化した感光層が配線層４８Ａ及び４８Ｂの保護材（レジスト）として機能する。
次に、前記保護材（レジスト）に被覆されていない箇所の配線層４８Ａ及び４８Ｂをエッチングにより除去し（図１７（ｈ））、次いで、前記保護材（レジスト）を剥離する。その結果、前記保護材（レジスト）の下に位置していた部分の配線層４８Ａ及び４８Ｂは残存し、これにより、配線層４８Ａ及び４８Ｂのパターンが形成される（図１７（ｉ））。
しかる後、基板基材４７の上面及び裏面と、配線層４８Ａ及び４８Ｂの表面に、金（Ａｕ）等のマスクによるレジスト形成、次いで、露光及び現像の各処理を経て、配線層４８Ａ及び４８Ｂの所定の箇所にニッケル（Ｎｉ）／金（Ａｕ）めっき２１０が設けられ、前記マスクが剥離される。この状態を、図１８（ｊ）に示す。
次いで、基板基材４７の上面及び裏面と、配線層４８Ａ及び４８Ｂの表面に、余剰な配線基板を除去するため、余剰配線エッチング用マスクを形成するために、基板両面に感光性フィルム（ドライフィルム）を貼り付け、更に、当該感光性フィルム上にフォトマスクを設けて紫外線を露光させ、露光部分の感光性フィルムの感光層を光硬化させる。
次に、フォトマスクを外して感光性フィルムを剥がし、露光済みの感光性フィルムの感光層を現像して、露光しない部分の感光層を除去する。残存する硬化した感光層が配線層の保護材（レジスト）として機能する。
次に、前記保護材に被覆されていない箇所の配線層をエッチングにより除去し、次いで、前記保護材（レジスト）を剥離する。その結果、前記保護材の下に位置していた部分の配線層は残存し、余剰な配線は除去される。これにより、配線層パターンが形成される。この状態を、図１８（ｋ）に示す。
しかる後、基板基材４７の上面及び裏面と、配線層４８Ａ及び４８Ｂの表面に、感光性材料から成るソルダーレジスト等のレジスト層４９Ａ及び４９Ｂを形成する（図１８（ｌ））。
次に、前記レジスト層４９Ａ及び４９Ｂのうち、開口が必要な箇所、即ち、ビア５３に充填されたビア埋め用樹脂５２の上面及び後の工程において半田ボール４４が配設される箇所等を、ソルダーレジストフィルム２１５によりマスクして紫外線に露光させ、露光部分のソルダーレジスト４９Ａ及び４９Ｂを光硬化させる（図１９（ｍ））。このとき、ビア５３に充填されたビア埋め用樹脂５２の上面については、マスク径が、ビア５３のスルーホールの径よりも大きく、ビア５３のスルーホールを囲み、配線層４８Ａに接続するビアランド５５の径よりも小さくなるように設定される。
次に、前記ソルダーレジストマスク２１５を外し、現像処理を施して露光しない部分、即ち、ビア５３に充填されたビア埋め用樹脂５２の上面及び後の工程において半田ボール４４が配設される箇所等のソルダーレジスト４９Ａ及び４９Ｂを除去する（図１９（ｎ））。この結果、ビア５３の内部に充填されたビア埋め用樹脂５２上においては、径が、ビア５３のスルーホールの径よりも大きく、ビア５３のスルーホールを囲み、配線層４８Ａに接続するビアランドの径よりも小さい開口がレジスト層４９Ａに形成される。
このようにして、図４及び図５に示す構造を備えた配線基板４１が完成となる。
この後、周知の如く、当該配線基板４１の上面に半導体素子４２をダイボンディングフィルム等のダイボンディグ材４３を介して搭載し、ボンディングワイヤ４５により、半導体素子４２と配線基板４１とを接続し、配線基板４１の上方をシリコン系樹脂、アクリル系樹脂或いはエポキシ系樹脂等の封止樹脂４６で封止する。その後、配線体基板４１の他方の主面（下面）には半田を主体とする球状電極端子等の外部接続端子となる半田ボール４４を複数グリッド状に配設して、樹脂封止された半導体素子４２並びに当該半導体素子４２から導出されたボンディングワイヤ４５を１つの単位として、ダイシングソーを用いたダイシング等により個片化し、図４に示す個々の半導体装置４０が完成となる。
このように、本例の方法によれば、ビア５３を構成するスルーホールが形成され、当該スルーホールにビア埋め用樹脂５２を充填させた基板を用意し、かかる配線基板４１に周知の処理を施すことにより、図４及び図５に示す構造を備えた配線基板４１を容易に製造することができる。そして、かかる配線基板４１に周知の処理を施すことにより、図４に示す構造を備えた半導体装置４０を容易に製造することができる。従って、本例の方法によれば、簡易な方法で、低コストで、図４に示す構造を備えた半導体装置を容易に製造することができる。
２．半導体装置の第２の例の製造方法
次に、本発明の半導体装置の第２の例に係る半導体装置１３０の製造方法について、図２０を参照して説明する。ここで、図２０は、本発明の半導体装置の第２の例に係る半導体装置１３０の製造工程を示す図である。
図２０を参照するに、本例ではまず、上面に半導体素子４２をダイボンディングフィルム等のダイボンディグ材４３（図１３参照）を介して搭載され、ボンディングワイヤ４５により、前記半導体素子４２と接続された配線基板１３１が、金型装置の上金型２５０と下金型２５５との間にセットされる（図２０（ａ））。
このとき、周知の基板製造方法により、配線基板１３１には貫通孔であるビア１０３が形成され、配線基板１３１の下面における半田ボール配設箇所１１０以外の箇所のレジスト層９９には、ビア１０３の下部と接続して複数の溝１２０が形成されている。なお、溝の形状として、周知の基板製造方法により、溝の形状を図１１に示す溝１１５及び図１４に示す溝１５５の形状に形成することができる。
配線基板１３１の下面と下金型２５５との間には、例えばポリテトラフルオロエチレン（ＰＴＦＥ）等、フッ素系材料からなるシート２６０を介在させる。
また、シート２６０は、所定の弾性力を有し、シート２６０の弾性効果により、配線基板１３１の下面と下金型２５５との密着性が向上し、両者間に隙間が形成されることを防止することができる。よって、次の工程で上金型２５０と下金型２５５との間に封止樹脂４６を充填する際に、配線基板１３１の下面のレジスト層９９に形成された溝１２０から封止樹脂４６がはみ出て下金型２５５に接着してしまうことを回避することができる。
次に、上金型２５０と下金型２５５とを型閉じし、トランスファーモールド、即ち、上金型２５０と下金型２５５との間に封止樹脂４６を充填する（図２０（ｂ））。図２０（ｂ）において点線で囲んだ部分を、図２０（ｃ）に拡大して示す。
図２０（ｃ）を参照するに、金型２５０と下金型２５５との間、即ち、キャビティ内に充填された封止樹脂４６は、配線基板４６の上方を流動し、更に、ビア１０３のスルーホール内に充填され、更に、溝１２０にも流動する。
即ち、ビア１０３のスルーホール内への封止樹脂４６の充填は、配線基板９１の上方を封止樹脂４６により樹脂封止する際に行われ、配線基板９１の上方とビア１０３のスルーホール内は、封止樹脂４６による一体成形となる。
溝１２０は、封止樹脂４６がビア１０３に注入される際に、ビア１０３のスルーホール内の空気が逃げる経路として機能する。従って、配線基板１３１の上方を封止樹脂４６により樹脂封止すると共にビア１０３のスルーホール内に封止樹脂４６を充填する際に、ビア１０３のスルーホール内の空気が溝１２０に逃げ、ビア１０３のスルーホール内に封止樹脂４６が流動し易くなる。即ち、所謂モールド金型で言うと、溝１２０はベントとして機能し、当該溝１２０が形成されていることにより、ビア１０３に封止樹脂４６が確実に充填される。
封止樹脂４６が、配線基板４６の上方、ビア１０３のスルーホール内、及び溝１２０内に全て充填されると樹脂封止処理が完了する。
その後、配線体基板１３１の他方の主面（下面）には半田を主体とする球状電極端子等の外部接続端子となる半田ボール４４を複数グリッド状に配設して、樹脂封止された半導体素子４２並びに当該半導体素子４２から導出されたボンディングワイヤ４５を１つの単位として、ダイシングソーを用いたダイシング等により個片化し、図４に示す個々の半導体装置１３０が完成となる。
このように、本例の方法によれば、予めビア１０３及び溝１１５、１２０又は１５５を形成した配線基板９１、１３１、又は１５１を用意し、半導体装置９０又は１３０の製造工程における樹脂封止処理により、配線基板９１、１３１又は１５１の上方を樹脂封止する際に、ビア１０３及び溝１１５、１２０又は１５５に封止樹脂４６を充填するだけで、配線基板９１、１３１又は１５１の上方に設けられた封止樹脂４６と同一の樹脂をビア１０３に充填した構造を得ることができ、簡便な方法にて、信頼性の向上した半導体装置を製造することができる。
以上、本発明の実施の形態について詳述したが、本発明は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形及び変更が可能である。
以上の説明に関し、更に以下の項を開示する。
（付記１）
ビアが形成された配線基板と、
前記配線基板上に配設された半導体素子と、
前記ビア上に位置する部分は開口され、前記配線基板の表面を被覆するレジスト層と、
前記開口部上、前記レジスト層を覆い、前記半導体素子を封止する封止樹脂と、
を有することを特徴とする半導体装置。
（付記２）
付記１記載の半導体装置であって、
前記ビアの内部には、前記封止樹脂と異なる物性を有する樹脂が設けられていることを特徴とする半導体装置。
（付記３）
付記１又は２記載の半導体装置であって、
前記レジスト層の開口径は、前記ビアのスルーホールの径よりも大きく、且つ、ビアランドの径よりも小さいことを特徴とする半導体装置。
（付記４）
付記３記載の半導体装置であって、
前記ビアランドの径は、前記レジスト層の前記開口径の１．２乃至１．５倍の大きさであることを特徴とするとする半導体装置。
（付記５）
付記１記載の半導体装置であって、
前記ビア内に前記封止樹脂が充填されていることを特徴とする半導体装置。
（付記６）
付記５記載の半導体装置であって、
前記配線基板の裏面を被覆するレジスト層に、前記ビアに接続した溝部が形成されており、
当該溝部に、前記封止樹脂が設けられていることを特徴とする半導体装置。
（付記７）
付記６記載の半導体装置であって、
前記溝部は、前記前記配線基板の裏面を被覆する前記レジスト層のうち、外部接続端子が配設される箇所を除く箇所に、形成されていることを特徴とする半導体装置。
（付記８）
付記６又は７記載の半導体装置であって、
前記溝部の幅は一定ではないことを特徴とする半導体装置。
（付記９）
付記８記載の半導体装置であって、
前記溝部に配設される前記封止樹脂の体積が前記配線基板の中心側から外周部分に向かうに従って大きくなるように、前記溝部の幅は大きくなっていることを特徴とする半導体装置。
（付記１０）
付記８記載の半導体装置であって、
前記溝部に配設される前記封止樹脂の体積が前記配線基板の中心側から外周部分に向かうに従って小さくなるように、前記溝部の幅は小さくなっていることを特徴とする半導体装置。
（付記１１）
付記６乃至付記１０いずれか一項記載の半導体装置であって、
前記溝部に設けられた前記封止樹脂の上面は、前記配線基板の裏面を被覆するレジスト層の上面と略同一面を形成していることを特徴とする半導体装置。
（付記１２）
ビアが形成された配線基板に半導体素子が実装され封止樹脂により封止された構造を有する半導体装置の製造方法であって、
前記ビアにビア埋め用樹脂が充填された前記配線基板の表面にレジスト層を形成する工程と、
前記レジスト層を感光し現像することによって、前記レジスト層のうち前記ビア上に位置する部分を開口する工程と、を含むことを特徴とする半導体装置の製造方法。
（付記１３）
付記１２記載の半導体装置の製造方法であって、
前記レジスト層の開口径が、前記ビアのスルーホールの径よりも大きく、且つ、ビアランドの径よりも小さくなるように、前記レジスト層のうち前記ビア上に位置する部分を開口することを特徴とする半導体装置の製造方法。
（付記１４）
ビアが形成された配線基板に半導体素子が実装され封止樹脂により封止された構造を有する半導体装置の製造方法であって、
前記封止樹脂を用いて前記配線基板の上方を封止する樹脂封止工程を含み、
前記樹脂封止工程により、前記封止樹脂と同じ樹脂を前記ビアに充填することを特徴とする半導体装置の製造方法。
（付記１５）
付記１４記載の半導体装置の製造方法であって、
前記配線基板の裏面を被覆するレジスト層に、前記ビアに接続した溝部が形成されており、
前記樹脂封止工程により、前記ビアに充填された前記封止樹脂は前記溝部に流動することを特徴とする半導体装置の製造方法。
（付記１６）
上面に半導体素子が実装され、封止樹脂により前記半導体素子と共に上方が封止される配線基板であって、
当該配線基板の内部を貫通して形成されたビアと、
当該配線基板の表面を被覆するレジスト層と、を有し、
前記レジスト層のうち前記ビア上に位置する部分は開口しており、前記封止樹脂が設けられることを特徴とする配線基板。
（付記１７）
付記１６記載の配線基板であって、
前記ビア内には、前記封止樹脂が設けられることを特徴とする配線基板。
（付記１８）
付記１７記載の配線基板であって、
前記配線基板の裏面を被覆するレジスト層に、前記ビアに接続した溝部が形成されており、
当該溝部に、前記封止樹脂が設けられることを特徴とする配線基板。
従来の半導体装置の構造を示す図である。 図１に示す半導体装置の配線基板の構造を示す図である。 図１に示す半導体装置の問題点を説明するための図である。 本発明の実施の形態にかかる半導体装置の第１の例の構造を示す図である。 図４に示す半導体装置の配線基板の構造を示す図である。 図５に示すビアの内部に充填されたビア埋め用樹脂上におけるレジスト層の開口径を説明するための平面図である。 図６に示す構造の効果を説明するための図（その１）である。 図６に示す構造の効果を説明するための図（その２）である。 本発明の実施の形態にかかる半導体装置の第２の例の構造を示す図である。 図９に示す半導体装置の配線基板の構造を示す図である。 図１０に示す配線基板の下面のレジスト層に溝が形成された状態を示す、配線基板の底面図である。 図１１に示す構造の配線基板のビアに封止樹脂が充填された状態を示す、配線基板の底面図である。 配線基板の下面における半田ボール配設箇所以外の箇所のレジスト層に、ビアの下部と接続して形成される溝の効果を説明するための、半導体装置の断面図である。 図１１に示す溝の変形例を示す配線基板の底面図である。 図４に示す配線基板の製造工程を示す図（その１）である。 図４に示す配線基板の製造工程を示す図（その２）である。 図４に示す配線基板の製造工程を示す図（その３）である。 図４に示す配線基板の製造工程を示す図（その４）である。 図４に示す配線基板の製造工程を示す図（その５）である。 図１３に示す本発明の半導体装置の第２の例の製造工程を示す図である。
符号の説明
４０、９０、１３０ 半導体装置
４１、９１、１３１、１５１ 配線基板
４２ 半導体素子
４４ 半田ボール
４６ 封止樹脂
４９、９９ レジスト層
５２ ビア埋め用樹脂
５３、１０３ ビア
５５ ビアランド
１１５、１２０、１５５ 溝部

Claims (8)

  1. ビアが形成された配線基板と、
    前記配線基板上に配設された半導体素子と、
    前記ビア上に位置する部分は開口され、前記配線基板の表面を被覆するレジスト層と、
    前記開口部上、前記レジスト層を覆い、前記半導体素子を封止する封止樹脂と、
    を有し、前記開口部は、前記ビアのスルーホールの外周部に形成される配線部、又は、前記スルーホールを囲繞する配線であるビアランドの上にあることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記レジスト層の開口径は、前記ビアのスルーホールの径よりも大きく、且つ、ビアランドの径よりも小さいことを特徴とする半導体装置。
  3. ビアが形成された配線基板と、
    前記配線基板上に配設された半導体素子と、
    前記ビア上に位置する部分は開口され、前記配線基板の表面を被覆するレジスト層と、
    前記開口部上、前記レジスト層を覆い、前記半導体素子を封止する封止樹脂と、
    を有し、
    前記ビア内に前記封止樹脂が充填されており、
    前記配線基板の裏面を被覆するレジスト層に、前記ビアに接続した溝部が形成されており、
    当該溝部に、前記封止樹脂が設けられていることを特徴とする半導体装置。
  4. 請求項３記載の半導体装置であって、
    前記溝部は、前記配線基板の裏面を被覆する前記レジスト層のうち、外部接続端子が配設される箇所を除く箇所に、形成されていることを特徴とする半導体装置。
  5. 請求項３又は４記載の半導体装置であって、
    前記溝部の幅は一定ではないことを特徴とする半導体装置。
  6. 請求項３乃至請求項５いずれか一項記載の半導体装置であって、
    前記溝部に設けられた前記封止樹脂の上面は、前記配線基板の裏面を被覆するレジスト層の上面と略同一面を形成していることを特徴とする半導体装置。
  7. ビアが形成された配線基板に半導体素子が実装され封止樹脂により封止された構造を有する半導体装置の製造方法であって、
    前記ビアにビア埋め用樹脂が充填された前記配線基板の表面にレジスト層を形成する工程と、
    前記レジスト層を感光し現像することによって、前記レジスト層のうち前記ビアのスルーホールの外周部に形成される配線部、又は、前記スルーホールを囲繞する配線であるビアランドの上に位置する部分を開口する工程と、を含むことを特徴とする半導体装置の製造方法。
  8. ビアが形成された配線基板に半導体素子が実装され封止樹脂により封止された構造を有する半導体装置の製造方法であって、
    前記配線基板の裏面を被覆するレジスト層に、前記ビアに接続した溝部が形成されており、
    前記封止樹脂を用いて前記配線基板の上方を封止する樹脂封止工程を含み、
    前記樹脂封止工程により、前記封止樹脂と同じ樹脂を前記ビアに充填するとともに、前記ビアに充填された前記封止樹脂は前記溝部に流動することを特徴とする半導体装置の製造方法。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010062232A (ja) * 2008-09-02 2010-03-18 Nec Electronics Corp 素子の機能部を露出させた半導体装置の製造方法
TWI453878B (zh) * 2009-01-10 2014-09-21 Unimicron Technology Corp 封裝基板及其製法
JP2011176234A (ja) * 2010-02-25 2011-09-08 Citizen Electronics Co Ltd 半導体発光装置
US8718720B1 (en) 2010-07-30 2014-05-06 Triquint Semiconductor, Inc. Die including a groove extending from a via to an edge of the die
JP2013118230A (ja) * 2011-12-01 2013-06-13 Canon Inc 固体撮像装置
JP5794156B2 (ja) * 2012-01-24 2015-10-14 株式会社デンソー モールドパッケージの製造方法
TWI553805B (zh) * 2012-07-23 2016-10-11 矽品精密工業股份有限公司 半導體封裝件之製法
JP2014116513A (ja) * 2012-12-11 2014-06-26 Denso Corp 電子装置
KR20160008051A (ko) * 2014-07-11 2016-01-21 삼성전자주식회사 패키지 기판 및 반도체 패키지의 제조방법
JP6690918B2 (ja) * 2015-10-16 2020-04-28 日本特殊陶業株式会社 加熱部材、静電チャック、及びセラミックヒータ
DE112018002707B4 (de) * 2017-05-26 2022-05-05 Mitsubishi Electric Corporation Halbleiterbauelement
CN114424334A (zh) * 2020-05-29 2022-04-29 深圳市汇顶科技股份有限公司 一种芯片封装结构、方法及芯片模组
US11785707B2 (en) * 2021-01-21 2023-10-10 Unimicron Technology Corp. Circuit board and manufacturing method thereof and electronic device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0982835A (ja) * 1995-09-11 1997-03-28 Shinko Electric Ind Co Ltd 回路基板および多層回路基板
JPH09326544A (ja) 1996-06-04 1997-12-16 Mitsubishi Electric Corp ベアチップ実装用基板およびその製造方法
JP3497744B2 (ja) * 1998-10-12 2004-02-16 松下電器産業株式会社 樹脂封止型半導体装置及びその製造方法
JP3784976B2 (ja) * 1998-12-22 2006-06-14 ローム株式会社 半導体装置
US6518678B2 (en) * 2000-12-29 2003-02-11 Micron Technology, Inc. Apparatus and method for reducing interposer compression during molding process
EP1367875A4 (en) * 2001-03-07 2008-07-30 Sony Corp PRINTED CIRCUIT BOARD PASTILLE, METHOD OF MANUFACTURING THE PRINTED CIRCUIT BOARD, AND METHOD FOR MOUNTING THE SAME
JP2005322659A (ja) * 2004-05-06 2005-11-17 Matsushita Electric Ind Co Ltd 配線基板およびその製造方法ならびに半導体装置
JP4874005B2 (ja) 2006-06-09 2012-02-08 富士通セミコンダクター株式会社 半導体装置、その製造方法及びその実装方法
JP4901384B2 (ja) * 2006-09-14 2012-03-21 パナソニック株式会社 樹脂配線基板とそれを用いた半導体装置および積層型の半導体装置

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