WO2022004178A1 - インターポーザ、回路装置、インターポーザの製造方法、および回路装置の製造方法 - Google Patents
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Definitions
- This technology relates to an interposer, a circuit device, a method for manufacturing an interposer, and a method for manufacturing a circuit device.
- SiP System in Package
- an interposer that is configured to conduct conduction between a semiconductor chip such as an LSI on the front side and a ground on the back side by means of vias provided through the front and back surfaces of a circuit board, and is highly integrated. It is used as one of the chemical technologies.
- a concave surface portion made of a metal such as copper is provided, and the thermosetting resin having a lower Young's modulus than the metal constituting the concave surface portion is provided in the concave surface portion.
- a structure filled with a cushioning material is also proposed (see Patent Document 4).
- a metal heat dissipation via is arranged on a part of the lower surface of the conductive layer connected to the tip of the signal line around the LSI chip.
- heat generated by Joule heat from the LSI chip is thermally conducted to the heat dissipation vias, there is a risk that cracks may occur in the heat dissipation vias due to the thermal expansion action of the heat dissipation vias, and the electrical connection reliability Has problems such as being damaged.
- connection wiring such as the signal line between the LSI element and the wiring layer is performed in the vicinity of the heat dissipation via arranged around the semiconductor element. Therefore, in the heat dissipation via where the Joule heat from the LSI element is thermally conducted, there is a risk of thermal expansion due to this Joule heat and cracks, and thermal stress due to the Joule heat also conducted in the signal line is generated, and various types are generated. It may cause trouble.
- This technology applies to heat-dissipating vias (thermal vias) placed around semiconductor elements due to thermal stress associated with Joule heat from semiconductor elements such as LSI chips, and vias for electrical connection with the back surface side, for example.
- the purpose is to prevent cracks from occurring.
- the interposer according to this technology is in the area of a wiring board formed of an insulating resin, wiring vias provided for electrical connection between both sides of the wiring board, and a chip mounting portion on which the semiconductor chip of the wiring board is mounted. It has a plurality of heat-dissipating vias provided in accordance with the above, and an insulating layer that covers the surface of the wiring board other than the opening of the wiring via and the opening of the heat-dissipating via with an insulating resin having low thermal conductivity. ..
- the heat radiating vias each have an opening circle having the same diameter and are arranged in a grid pattern at equal intervals.
- the insulating resin having low thermal conductivity is a solder resist
- the resin having high thermal conductivity is Ag paste
- the circuit device is a region of a wiring board formed of an insulating resin, wiring vias provided for electrical connection between both sides of the wiring board, and a chip mounting portion on which the semiconductor chip of the wiring board is mounted.
- a plurality of heat-dissipating vias provided inside, and an insulating layer that covers the surface of the wiring board with an insulating resin having low thermal conductivity other than the opening of the wiring via and the opening of the heat-dissipating via. It is formed of a resin having high thermal conductivity so that the back surface of the semiconductor chip is adhesively fixed to the chip mounting portion, and has an adhesive layer for thermally connecting the semiconductor chip to heat dissipation vias.
- the heat radiation vias have circular openings having the same diameter and are arranged in a grid pattern at equal intervals.
- the insulating resin having low thermal conductivity is a solder resist
- the resin having high thermal conductivity is Ag paste
- the method for manufacturing an interposer according to the present technology is to use a wiring board made of an insulating resin, a wiring via for electrical connection between both sides of the wiring board, and a chip mounting portion on which the semiconductor chip is mounted.
- the process of forming a plurality of heat-dissipating vias having openings and the surface of the wiring board other than the openings of the wiring vias and the openings of the heat-dissipating vias are covered with an insulating resin having low thermal conductivity to form an insulating layer. It is provided with a process to be performed.
- the heat radiating vias are formed into circles having the same opening shape and in a grid pattern at equal intervals. Is.
- a solder resist is used as an insulating resin having low thermal conductivity to form an insulating layer and an adhesive layer is formed.
- the resin having high thermal conductivity is formed by using Ag paste.
- the method for manufacturing a circuit device is to cover a wiring board formed of an insulating resin with wiring vias for electrical connection between both sides of the wiring board, and within the region of a chip mounting portion on which the semiconductor chip is mounted.
- the surface of the wiring board other than the step of forming a plurality of heat-dissipating vias having openings in the wiring via and the opening of the heat-dissipating via is covered with an insulating resin having low thermal conductivity to form an insulating layer.
- the heat radiation vias are formed into circular openings having the same diameter and at equal intervals in a grid pattern. be.
- a solder resist is used as an insulating resin having low thermal conductivity to form the insulating layer, and an adhesive layer is formed.
- the resin having high thermal conductivity is formed by using Ag paste.
- Another method for manufacturing a circuit device is to use a wiring board formed of an insulating resin, a wiring via for electrical connection between both sides of the wiring board, and a chip mounting portion on which the semiconductor chip is mounted.
- the process of forming a plurality of heat-dissipating vias having openings in the region and the surface of the wiring substrate other than the openings of the wiring vias and the openings of the heat-dissipating vias are covered with an insulating resin having low thermal conductivity to provide insulation.
- the step of forming a layer, the step of applying a resin having high thermal conductivity to the back surface of the semiconductor chip, and the semiconductor chip coated with the resin having high thermal conductivity are face-up on the chip mounting portion on the wiring board side. It is provided with a step of forming an adhesive layer by adhesively fixing with a semiconductor chip and thermally connecting the semiconductor chip and the heat radiating via.
- the heat radiation vias are formed into open circles having the same diameter and in a grid pattern at equal intervals. It is a thing.
- a solder resist is used as an insulating resin having low thermal conductivity to form the insulating layer, and an adhesive is formed.
- the resin having high thermal conductivity is formed by using Ag paste.
- FIG. 3 is a cross-sectional view taken along the line AA in the circuit apparatus according to the first embodiment of the present technology. It is an enlarged sectional view which shows the structure near the wiring via which concerns on 1st Embodiment of this technique. It is an enlarged sectional view which shows the structure in the vicinity of a heat dissipation via which concerns on 1st Embodiment of this technique.
- FIG. 1 A) to (G) are process diagrams showing the first half of the manufacturing process of the circuit apparatus provided with the interposer according to the third embodiment of the present technology.
- (H) to (K) are process diagrams showing the latter half of the manufacturing process of the circuit apparatus provided with the interposer according to the third embodiment of the present technology.
- the interposer of the present technology is from a semiconductor chip by disposing a resin having high thermal conductivity over the entire lower surface of the chip and connecting to the lower surface of the resin having high thermal conductivity to provide a plurality of heat dissipation vias.
- the purpose is to prevent the Joule heat from being locally concentrated on the heat radiating vias, and to prevent the generation of cracks in the heat radiating vias due to the concentration of the thermal stress due to the Joule heat generated from the semiconductor element.
- the circuit device 1 of the present embodiment includes an interposer 10, a semiconductor chip 20 mounted on the interposer 10, a mold resin portion 30 in which the semiconductor chips 20 (20A, 20B) are sealed with a resin from above. It includes wiring 40 (40A, 40B) and an adhesive layer 50 having a high thermal conductivity [W / m ⁇ K].
- the interposer 10 includes a wiring board 11 made of an insulating resin or the like (hereinafter, abbreviated as "board 11"), insulating layers 12 and 13 formed on both upper and lower surfaces of the board 11, and a board 11. It is provided with a via 14 (hereinafter, this is referred to as a “wiring via 14”) for electrical connection between the upper and lower surfaces, a heat dissipation via 15, a wiring terminal 16, and a ground terminal 17.
- board 11 made of an insulating resin or the like
- insulating layers 12 and 13 formed on both upper and lower surfaces of the board 11
- a board 11 It is provided with a via 14 (hereinafter, this is referred to as a “wiring via 14”) for electrical connection between the upper and lower surfaces, a heat dissipation via 15, a wiring terminal 16, and a ground terminal 17.
- the substrate 11 is formed of a core material in which a wafer made of a silicon resin, an epoxy resin, or the like is sliced to a predetermined thickness to form a thin plate, and a conductive film layer such as a copper foil is formed on both upper and lower surfaces thereof. It was done.
- the substrate 11 has insulating layers 12, 13, wiring vias 14, heat dissipation vias 15, conductive layers such as terminals for wiring of various patterns, electrodes, and lands (hereinafter, these are referred to as "wiring terminals 16").
- a ground terminal 17 hereinafter, this is referred to as a “ground terminal 17”) or the like in which a conductive layer is widely formed is formed.
- the substrate 11 is provided with a chip mounting portion (hereinafter referred to as “chip mounting portion (MA)”) on which the semiconductor chip 20 is mounted across the insulating layer 12 and the packed layer 19 described later.
- chip mounting portion chip mounting portion
- the insulating layers 12 and 13 are made of solder resist formed on both the upper and lower surfaces of the substrate 11 to a required thickness, and are formed in a predetermined patterning. As shown in FIG. 2, the insulating layers 12 and 13 have an opening 12A and an opening 12B which are circular windows at a portion corresponding to the wiring via 14 and the heat radiation via 15 for connection with the wiring 40. Are provided respectively.
- the above-mentioned solder resist adheres to an adhesive layer 50, which will be described later, and an Ag paste having a high thermal conductivity [W / m ⁇ K], which constitutes a filling portion 19 in the opening 12B provided in the insulating layer 12. It is composed of a material with a lower thermal conductivity [W / m ⁇ K] than the agent. Therefore, by providing the adhesive layer 50 and the filling portion 19, the heat (Joule heat) from the semiconductor chip 20 propagates to the insulating layer 12 and the heat is trapped, and the heat causes cracks and the like in various parts of the substrate 11. Is prevented from occurring.
- the wiring via 14 is electrically connected to a wiring terminal 16 or the like made of copper foil or the like formed on the back surface side of the substrate 11 in a predetermined pattern, a metal having high electrical conductivity is embedded in the via hole 14A for wiring. Is formed.
- terminals, lands, and electrodes formed in a predetermined pattern with copper foil or the like are formed on the upper surface of the substrate 11, which is the upper surface of the wiring via 14, in order to achieve electrical conduction with the semiconductor chip 20.
- pattern wiring 18 is provided. Further, directly above the via hole 14A for the wiring via 14 on the pattern wiring 18, the above-mentioned opening 12A in which the surrounding insulating layer 12 is removed to open the window is formed.
- the tip of the wiring 40 (signal wire or the like) formed of the Au wire (gold wire) or the like drawn from the semiconductor chip 20 is connected to the pattern wiring 18 by solder or the like and is conductive.
- the opening 12A of the insulating layer 12 is filled with a part of the mold resin portion 30 (this is referred to as “filled resin portion 30 ′”) during resin molding. ..
- the heat dissipation via 15 prevents the heat (Joule heat) generated from the semiconductor chip 20 from being trapped and causing cracks or the like in the wiring via 14.
- the semiconductor chip 20 of the present disclosure as a face-up structure, for example, in the present embodiment, the lower surface (back surface) of the semiconductor chip 20 on which a pad (electrode) for connecting to the outside is not installed is fully utilized. From here, heat is conducted to the ground terminal 17 on the lower surface of the substrate 11 to dissipate heat. As shown in FIG. 7C, which will be described later, a configuration in which a part of the lower surface of the semiconductor chip 20 is adhered to the adhesive layer 50 may be used.
- the heat radiating via 15 is a metal material having high thermal conductivity (hereinafter, referred to as “heat path (TR)”) because the heat radiation via 15 functions as a heat conduction path (hereinafter referred to as “heat path (TR)”) for transmitting heat from the semiconductor chip 20 to the ground terminal 17.
- heat path (TR) a metal material having high thermal conductivity
- heat path (TR) because the heat radiation via 15 functions as a heat conduction path (hereinafter referred to as “heat path (TR)”) for transmitting heat from the semiconductor chip 20 to the ground terminal 17.
- Cu is used, and it is formed by, for example, electroless plating.
- a large number of perfectly circular objects having the same radius are provided in a grid-like arrangement pattern at equal intervals.
- the above-mentioned opening 12B communicating with the via hole 15A for the heat dissipation via 15 is formed in the portion of the insulating layer 12 corresponding to the formation portion of the heat dissipation via 15 on the upper surface of the substrate 11.
- the opening 12B is filled with Ag paste or the like having high thermal conductivity, which is the same material as that of the adhesive layer 50, to form the filling portion 19.
- a heat path (TR) is formed so that an efficient heat dissipation effect can be exhibited.
- the same material as the adhesive used for the adhesive layer 50 can be used for the filling portion 19, and if the same adhesive is used, the adhesive layer 50 and the filling portion 19 can be formed. Can be manufactured at the same time. As a result, it is possible to reduce the manufacturing cost of the circuit device 1 by reducing the man-hours.
- the opening 12B opened in the insulating layer 12 may be composed of various openings 12B having different outer diameters as shown in FIG. 5 (A), or as shown in FIG. 5 (B).
- the openings 12B having the same hole diameter may be provided in various arrangements other than a grid pattern, or the outer shape of the openings 12B may be rectangular as shown in FIG. In short, it is not limited to the configuration of the present disclosure as long as it can realize the configuration having the highest heat conduction efficiency.
- the outer diameter ratio of the above-mentioned opening 12B and the heat radiating via 15 will be described in detail later, but as shown in FIG. 6, the outer diameter of the opening 12B is within or 3 times the outer diameter of the heat radiating via 15. It is composed within the degree.
- the reason why the value is set to 3 times or less or about 3 times or less is to reduce the stress caused by heat, and the adhesive 50'which is a resin to be filled in the opening 12B and the insulating layer of the solder resist are taken into consideration. This is because there is a possibility that stress increase due to the difference in linear expansion coefficient from 12 may occur, and it is desired to reduce this as much as possible.
- the wiring terminal 16 is formed in a predetermined pattern on the back surface of the substrate 11 with a conductive metal film such as copper foil.
- the heat (Joule heat) transferred from the semiconductor chip 20 side via the wiring 40 composed of Au wire or the like is a predetermined pattern with a conductive metal film such as copper foil via the wiring via 14 having good electrical conductivity.
- heat dissipation from the connection terminal 16 is also expected.
- the installation area of the ground terminal 17 is set on the lower surface of the substrate 11 and the chip mounting portion on the upper surface of the substrate 11. It is provided at a position corresponding to (MA).
- the heat path (TR) is suppressed to the shortest length, and heat is directly and efficiently dissipated to the outside of the substrate 11. That is, in the present embodiment, as described above, the heat from the semiconductor chip 20 is propagated from the back surface of the semiconductor chip 20 to the ground terminal 17 via the adhesive layer 50, the adhesive 50', and the heat dissipation via 15. A heat path (TR) is formed.
- the semiconductor chip 20 and the semiconductor chip 20 (20A, 20B) are sealed with a thermosetting resin or the like on the interposer 10 having the above configuration to protect the semiconductor chip 20 (20A, 20B) from above.
- the resin portion 30, the wiring 40 (40A, 40B) using Au wire or the like, and the above-mentioned adhesive layer 50 having a high thermal conductivity [W / m ⁇ K] are mounted, whereby the circuit device 1 is mounted. Consists of.
- the adhesive layer 50 having a high / m ⁇ K) will be described.
- the semiconductor chips 20 (20A, 20B) are mounted on the substrate 11 by a so-called face-up method, in which the surface (upper surface) side where the wiring pads (electrodes) are located is facing up.
- the semiconductor chip 20 uses a type in which a pad (electrode) for wiring is not provided on the back surface (lower surface).
- the entire back surface (lower surface) of the semiconductor chip 20 is mounted in a “sticky” state using an adhesive having high thermal conductivity. ..
- heat (Joule heat, etc.) generated from the semiconductor chip 20 is efficiently guided from the entire back surface of the semiconductor chip 20 to the substrate 11 side. It can be made to (escape).
- the wiring 40 (40A, 40B) is electrically connected between the electrode (pad) of the semiconductor chip 20 and the upper surface of the wiring via 14 by a wire material (for example, Au wire) having good conductivity and a wire bonder. It is made conductive.
- a wire material for example, Au wire
- the adhesive layer 50 is formed over the entire back surface (lower surface) of the semiconductor chip 20 mounted by the face-up method, and is effectively made of a material having high thermal conductivity.
- the heat from the semiconductor chip 20 can be conducted.
- a heat path (TR) for inducing heat to the ground terminal 17 via the filling portion 19 and the heat radiating via 15 that are in direct physical contact with the back surface of the adhesive layer 50 is formed.
- the adhesive layer 50 is also provided on the outer surface of the semiconductor chip 20 as shown in FIG. 7B. It may be configured to protrude, or to be formed only on the central portion side where heat is easily concentrated, instead of the entire back surface (lower surface) of the semiconductor chip 20 as shown in FIG.
- the semiconductor chip 20 is mounted in a face-up state in order to focus on a large area of the back surface (lower surface) and dissipate heat efficiently and effectively.
- An adhesive layer 50 made of a material having good thermal conductivity is formed on the entire back surface (lower surface) of the semiconductor chip 20.
- the heat (Joule heat) from the semiconductor chip 20 is guided from the back surface of the semiconductor chip 20 to the ground terminal 17 having a wide area shape via the adhesive layer 50, the filling portion 19, and the heat radiation via 15.
- a heat path (TR) (see FIG. 4) connected to 17 in the shortest time is formed.
- the heat from the semiconductor chip 20 efficiently and effectively escapes to the ground terminal 17, and the thermal stress associated with the heat generation of the semiconductor chip 20 acts on the wiring via 14 and the like to cause cracks and the like. Can be effectively prevented. In particular, it is possible to improve quality such as connection reliability for semiconductor chips with high heat generation.
- the semiconductor chip 20 mounted face-up on the upper surface of the interposer 10 dissipates heat through a plurality of heat dissipation through the back surface (lower surface) portion of the semiconductor chip 20 and the adhesive layer 50 which is a resin having high thermal conductivity.
- a heat path (TR) is formed between the via 15 and the via 15 to connect to a heat conduction state. Therefore, the Joule heat generated from the semiconductor chip 20 is dispersed without being concentrated on the single heat dissipation via 15. Therefore, it is possible to prevent the occurrence of cracks due to stress concentration on the heat radiation via 15.
- the filling portion 19 and the insulating layer 12 having low thermal conductivity surrounding the filling portion 19 serve as a heat-dissipating buffer portion, so that the concentration of heat stress around the heat-dissipating via 15 is also alleviated.
- This makes it unnecessary to install heat dissipation vias around the semiconductor chip 20. Therefore, it is possible to secure a large wiring via installation area around the semiconductor chip as much as the heat dissipation via installation area is unnecessary, which in turn leads to an increase in the mounting density of the semiconductor chip.
- the circuit device 1 of the present embodiment has a laminated structure of the interposer 10 and the semiconductor chip 20 above the interposer 10, but a similar circuit device is further arranged below the interposer via, for example, an appropriate metal plate. It is also possible to make the configuration.
- the manufacturing method of the interposer 10 and the circuit device 1 of the present embodiment comprises the first step S1 to the eleventh step S11.
- the first step S1 is a top metal layer made of a substrate 11 made of an insulating material such as silicon or an epoxy resin, and copper foils formed on the upper and lower surfaces of the substrate 11.
- the core material composed of 11A and the lower surface metal layer 11B is formed from a wafer or the like.
- a photoresist which is a photosensitive resin, is applied to both sides of the core material (coating step). 2) After that, the resist is exposed to the resist using a mask formed in a predetermined wiring pattern (exposure step). 3) In order to make the latent image formed by the exposure manifest, it is developed with a developing solution (development step). As a result, the desired photoresist pattern is manifested and appears. 4) The etching solution is immersed in the entire surface of the substrate 11 including the transferred resist pattern (exposed portion or non-exposed portion).
- the copper foil portion other than the resist pattern is melted and removed (resist removing step).
- resist removing step By melting and removing the copper foil portion other than the resist portion applied to the pattern area corresponding to the exposed portion with an etching solution, only the copper foil portion of the pattern portion can be formed.
- the copper foil portion of the predetermined pattern area is formed as the upper surface metal layer 11A and the lower surface metal layer 11B. 5)
- a via hole 11C (indicated by reference numeral 14A in FIG. 3) and a hole 11D (indicated by reference numeral 15 in FIG. 4) for forming the wiring via 14 and the heat dissipation via 15 are formed at a predetermined portion.
- the holes 11C and 11D of the substrate 11 are plated (for example, electroless plating) with a metal such as copper having high conductivity and thermal conductivity, and the substrate is topped. It is connected to the metal layers 11A and 11B on the lower surface.
- the metal plated in the hole 11C becomes the wiring via 14, and the metal plated in the hole 11D becomes the heat dissipation via 15.
- the conductive layers (wiring via 14, wiring terminal 16, pattern wiring 18) that are connected to the upper and lower metal layers 11A and 11B by wiring by predetermined patterning. ) And a part of the heat radiating means (heat radiating via 15 and ground terminal 17).
- the resist is applied, the resist is exposed using a mask having a predetermined pattern, and the resist is developed with a developing solution, as in the case of the second step S2.
- a conductive layer or the like is formed through steps such as removing the resist.
- the upper surface of the substrate 11 is integrated with the conductive layer (pattern wiring 18) integrated with the wiring via 14 formed in the hole 11C and the heat radiation via 15 formed in the hole 11D (heat dissipation means).
- a metal protrusion 15B (hereinafter, this is referred to as a "radiation protrusion 15B") is formed.
- a wiring terminal 16 which is a conductive layer integrally with the wiring via 14 is formed, and a ground terminal 17 which is a conductive layer is formed integrally with the heat radiation via 15.
- the pattern wiring 18, which is a conductive layer on the upper and lower surfaces, the wiring terminal 16, the ground terminal 17, and each heat dissipation projection 15B which is a heat dissipation means on the upper surface are provided.
- a solder resist SR which is an insulating resin having low thermal conductivity, is applied to a predetermined thickness so as to cover it. In this solder resist SR, unnecessary portions are later removed to form insulating layers 12 and 13 on the upper and lower surfaces of the substrate 11.
- steps such as exposing the solder resist SR using a mask of a predetermined pattern, developing the solder resist SR with a developing solution, removing unnecessary portions of the solder resist, and the like are performed. Then, the insulating layers 12 and 13 are formed by leaving the solder resist of the necessary portion corresponding to the predetermined pattern.
- the portion corresponding to the upper surface of the wiring via 14 is removed from the solder resist SR on the upper surface of the substrate 11 by a predetermined diameter to form a circular opening 12A, and the heat radiation via 15 is formed on the upper surface.
- the corresponding plurality of portions are removed by a predetermined diameter to form the opening 12B.
- the portion corresponding to the lower surface of the wiring via 14 is removed from the solder resist SR on the lower surface of the substrate 11 by a predetermined diameter to form a circular opening 13A, and the heat radiation via 15 is formed.
- the portion corresponding to the lower surface of the above is removed by a predetermined diameter to form the opening 13B.
- the opening 12A is a space for the wiring 40A by the wire bonder to enter at the time of wire bonding so as to be a connecting portion of the tip portion of the wiring 40A (40) connected to the semiconductor chip 20. Is to be.
- the opening 12B is for releasing heat from the semiconductor chip 20 to relieve thermal stress. Therefore, the opening 12B constitutes a part of a heat path for conducting heat from the semiconductor chip 20 to the ground terminal 17. In other words, it is a space for forming the packed layer 19 having good thermal conductivity by using the same material at the same timing as the forming work of the adhesive layer 50 in the subsequent process.
- the thermal conductivity of the filling layer 19 formed by filling the opening 12B is high. There is a risk of stress increase due to the difference in linear expansion coefficient between the high resin (Ag paste in this embodiment) and the low thermal conductivity resin (solder resist) that becomes the insulating layer 12.
- the shape of the opening 12B is formed to be circular (for example, a perfect circle), but the shape is not particularly limited to this, and may be polygonal (for example, square), but locally. In order to avoid or alleviate the occurrence of stress concentration, a circular shape with little local shape change is preferable.
- these opened spaces have no special use, but for example, a large number of circuit devices as in the present embodiment are used. In the case of stacking, they can be used for electrical connection (multilayer wiring) with the next-order circuit device and for forming a heat path for dissipating heat, respectively.
- an appropriate resin having high thermal conductivity is used as a packed material so as to fill the space of the opening 12B formed for stress relaxation, and this is used.
- the packed layer 19 is formed by filling the opening 12B.
- the filling material as already described in the first embodiment, those satisfying the following requirements are preferable. 1) As mentioned above, the thermal conductivity is high. 2) The coefficient of linear expansion does not differ significantly from the material used for the insulating layer 12 (solder resist in this embodiment). 3) Since the lower surface is physically integrated with the upper surface of the heat radiation via 15, the longitudinal elastic modulus (Young's modulus E) [N / m 2 ] is lower than that of the metal material of the heat radiation via 15.
- a heat conductive paste such as silver paste similar to that used in the first embodiment, or heat such as a die attach film (CDAF: Conductive Die Attach Film) is used.
- CDAF Conductive Die Attach Film
- a conductive film or the like can be used.
- an appropriate adhesive having high thermal conductivity is applied to a predetermined region while covering each packed layer 19 on the upper surface of the substrate 11, and the adhesive is adhered. Form the layer 50.
- the adhesive is applied not only to each packed layer 19, but also to the upper surface of the substrate 11 between the packed layers 19, that is, a part of the insulating layer 12 formed by the solder resist. Adhesive is applied.
- the semiconductor chip 20 is mounted face-up on the adhesive layer 50 so as to cover the adhesive layer 50 formed in the eighth step S8. And fix it.
- the entire back surface (lower surface) of the semiconductor chip 20 is covered, and the entire upper surface of the substrate 11 including each packed layer 19 is covered in a predetermined area which is a chip mounting portion (MA).
- An adhesive is applied to the portion to be formed to form an adhesive layer 50.
- the entire back surface (lower surface) of the semiconductor chip 20 is adhered and fixed on the adhesive layer 50 in a sticky state.
- the adhesive interface of the semiconductor chip 20 when fixing the semiconductor chip 20 to the insulating layer 12 and the packed layer 19 via the adhesive layer 50 is particularly limited to the entire surface of the semiconductor chip 20. is not it. That is, in addition to the bonding mode as in the first embodiment shown in FIG. 7A, the structure may be formed on the outer surface of the semiconductor chip 20 as shown in FIG. 7B. As shown in (C) of the figure, the semiconductor chip 20 may be formed not on the entire back surface (lower surface) but only on the central portion where heat is easily concentrated.
- the adhesive is first applied to a predetermined area (chip mounting portion (MA)) on the upper surface of the substrate 11 (8th step S8), and then the semiconductor chip 20 is mounted in this area (9th).
- step S9 the process order may be such that the adhesive is first applied to the back surface (lower surface) of the semiconductor chip 20 and then adhered to the upper surface side of the substrate 11.
- a wire bonder is used between the pad (electrode) of the semiconductor chip 20 and the pattern wiring (conductive layer) 18 on the upper portion of the wiring via 14 by using an Au wire or the like. Wire bonding is performed by wire bonding or the like to provide the wiring 40.
- the mold resin portion 30 is formed so as to cover the semiconductor chip 20 by resin molding using a thermosetting resin or the like. At the time of this resin molding, a part of this resin enters the opening 12A above the pattern wiring 18, and the resin is filled to form the filled resin portion 30', whereby the semiconductor chip 20 is insulated. Along with the sex layer 12, the pattern wiring portion 18 is also protected from the outside. This completes the interposer 10 and the circuit device 1.
- the structure of the interposer 10 is relatively simple as compared with the conventional one, so that the interposer 10 can be manufactured at low cost.
- FIG. 6 shows the ratio of the inner diameter of the opening of the insulating layer to the outer diameter of the heat radiation via and the heat radiation via in the circuit device provided with the interposer according to the first embodiment and the second embodiment. It shows the graph drawn by the function that gives the correlation with the stress generated in.
- the opening diameter ratio exceeds about 3, the rate of increase in the via stress ratio with respect to the opening diameter ratio increases, so it is judged that an opening diameter ratio of up to about 3 is appropriate. That is, as already described with reference to FIG. 5, if the opening size is excessively large compared to the outer diameter size of the heat radiation via 15, the heat of the filling layer 19 formed by filling the opening 12B The heat dissipation via 15 is caused by the difference in linear expansion coefficient between the resin having high conductivity (Ag paste in this embodiment) and the resin having low thermal conductivity (solder resist) which is the insulating layer 12. It was concluded that it is preferable to form it within 3 times the outer diameter of. Further, when the opening diameter ratio is smaller than 1, it is not preferable from the viewpoint that the heat dissipation efficiency is lowered.
- an opening 12B having a circular shape and an opening diameter ratio was applied to the interposer 10.
- the configuration of the opening of the present technology is not particularly limited to that of the opening 12B of the first embodiment.
- the present technology can also have the following configurations.
- Interposer with (2) The interposer according to (1) above, wherein each of the heat radiating vias has an opening circle having the same diameter and is arranged in a grid pattern at equal intervals.
- the insulating resin having low thermal conductivity is a solder resist.
- the resin having high thermal conductivity is Ag paste.
- Each of the heat radiating vias has a circular shape having the same opening shape and is arranged in a grid pattern at equal intervals.
- the insulating resin having low thermal conductivity is a solder resist.
- the resin with high thermal conductivity is Ag paste,
- a wiring board formed of an insulating resin is provided with wiring vias for electrical connection between both sides of the wiring board and a plurality of heat dissipation vias having openings in the area of the chip mounting portion on which the semiconductor chip is mounted.
- a method for manufacturing an interposer In the step of forming the heat-dissipating vias, the heat-dissipating vias are each formed into a circle having the same opening shape and formed in a grid pattern at equal intervals. The method for manufacturing an interposer according to (7) above.
- a solder resist is used as an insulating resin having low thermal conductivity to form the insulating layer, and at the same time, the insulating layer is formed.
- the resin having high thermal conductivity is formed by using Ag paste.
- the method for manufacturing an interposer according to (7) or (8) above. (10) A wiring board formed of an insulating resin is provided with wiring vias for electrical connection between both sides of the wiring board and a plurality of heat dissipation vias having openings in the area of the chip mounting portion on which the semiconductor chip is mounted.
- a method for manufacturing a circuit device comprising a step of adhering and fixing the semiconductor chip to the adhesive layer by face-up. (11) In the step of forming the heat-dissipating vias, the heat-dissipating vias are each formed into an opening circle having the same diameter and formed in a grid pattern at equal intervals. The method for manufacturing a circuit device according to (10) above.
- a solder resist is used as an insulating resin having low thermal conductivity to form the insulating layer, and at the same time, the insulating layer is formed.
- the resin having high thermal conductivity is formed by using Ag paste.
- a wiring board formed of an insulating resin is provided with wiring vias for electrical connection between both sides of the wiring board and a plurality of heat dissipation vias having openings in the area of the chip mounting portion on which the semiconductor chip is mounted.
- the heat-dissipating vias are each formed into an opening circle having the same diameter and formed in a grid pattern at equal intervals.
- a solder resist is used as an insulating resin having low thermal conductivity to form the insulating layer, and at the same time, the insulating layer is formed.
- the resin having high thermal conductivity is formed by using Ag paste. The method for manufacturing a circuit device according to (13) or (14).
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Abstract
半導体チップからのジュール熱に伴う熱応力によって、半導体チップの周辺に配置された裏面などとの電気的な接続用のビアなどにクラックなどが発生するのを防止する。 表面に半導体チップ２０Ａがフェースアップ状態でマウントされた基板１１の、半導体チップ搭載部に対応したエリアに、複数の放熱ビア１５を有する。この基板１１は、配線４０Ａ用の開口部と放熱ビア１５用の開口部１２Ｂ以外の表面が、熱伝導性の低い絶縁樹脂からなる絶縁層１２で覆われている。半導体チップ２０Ａの裏面は、基板１１の半導体チップ搭載部に熱伝導性の高い樹脂からなる接着層５０で接着されるとともに、基板１１の半導体チップ搭載部に設けた熱伝導性の高い樹脂を充填した複数の放熱ビア１５用の開口部１２Ｂに、接着層５０を介して接続される。
Description
本技術は、インターポーザ、回路装置、インターポーザの製造方法、および回路装置の製造方法に関する。
従来、例えば携帯電話機、デジタルカメラ、チューナ製品などのような各種の電気製品向けの技術として、１パッケージで大規模システムを実現することを可能とする、ＳｉＰ（System in Package）モジュールなどが開発されている。このＳｉＰ技術とは、複数個のＩＣまたはパッケージを積層することにより、メモリの大容量化や機能の複合化を実現することが可能となるものであり、各種電気製品の小型軽量化、高機能化を実現できる。
また、このＳｉＰモジュールなどでは、既存の製造設備が流用できるため低コストでの製造を可能とするフェースアップ構造のものが普及している。さらに、回路基板の表裏面を貫通して設けたビアによって、表面側のＬＳＩのような半導体チップなどと裏面側のグランドなどとの導通を図るように構成したインターポーザも知られており、高集積化技術の一つとして活用されている。
ところで、近年ＳｉＰ構造のさらなる小型化が要求されており、そのため、高密度な実装に必要となる効果的な放熱手段の開発も要請されている。このような状況下で、例えば高密度に実装された小型のＳｉＰにあっては、インターポーザに放熱ビア（サーマルビア）構造を採用したものが提案されている（例えば特許文献１および２参照）。
これら特許文献に記載のものは、回路基板の放熱性を高め回路素子からの発熱に起因した信頼性の低下を抑制するため、ＬＳＩチップの裏面を金属で形成されたビア（金属突起やサーマルビア）と直接接続したり（特許文献１）、ＬＳＩチップの裏面を導電性金属（アイランドや接合剤など）を介してビアと接続したり（特許文献２）することで、ＬＳＩチップからの熱（ジュール熱）を外部へ放熱させるように構成されている。
また、大きな面積を占有する放熱手段を設置させることで、放熱手段となる金属部分（例えばサーマルビア）の実装効率を高め、放熱効率を増大させるものも提案されている（例えば特許文献３参照）。
さらに、半導体チップ実装部の外側に熱応力を緩和する目的で、銅などの金属からなる凹面部を設け、この凹面部内に凹面部を構成する金属よりもヤング率の低い熱硬化性樹脂などからなる緩衝材を充填させた構造のものも提案されている（特許文献４参照）。
前述した特許文献１および２に記載のものにあっては、例えばＬＳＩチップの周囲の信号線の先と接続される導電層下面の一部に、金属製の放熱ビアが配置されている。ところが、ＬＳＩチップからのジュール熱を起因とした発熱が放熱ビアに熱伝導すると、放熱ビアの熱膨張作用によって、この放熱ビアの部分などにクラックが発生する虞があり、電気的な接続信頼性が損なわれる等の問題をはらんでいる。
また、特許文献３に記載のものにあっても、ＬＳＩ素子と配線層との信号線などの接続配線を半導体素子周辺に配設した放熱ビアの近傍で行っている。従って、ＬＳＩ素子からのジュール熱が熱伝導する放熱ビアでは、このジュール熱のために熱膨張してクラックを発生する虞があるとともに、信号線でも伝導するジュール熱による熱応力を生じ、各種のトラブルをもたらす虞もある。
さらに、特許文献４に記載のものにあっては、凹面部を形成することにより、回路基板上での実装エリアが実質的に削減されることになり、実装密度の低下をもたらすといった問題も生じている。
本技術は、ＬＳＩチップなどの半導体素子からのジュール熱に伴う熱応力によって、半導体素子周辺に配置された、例えば、放熱ビア（サーマルビア）や裏面側との電気的な接続を図るビアなどにクラックなどが発生するのを防止することを目的としている。
本技術に係るインターポーザは、絶縁性樹脂で形成した配線基板と、この配線基板の両面間の電気接続のために設けた配線ビアと、この配線基板の半導体チップを搭載するチップ搭載部の領域内に合わせて設けた複数の放熱ビアと、前記配線ビアの開口部及び前記放熱ビアの開口部以外の前記配線基板表面を熱伝導性の低い絶縁樹脂で覆う絶縁性層と、を有するものである。
本技術に係るインターポーザの他の態様は、前記放熱ビアは、それぞれ、同一径の開口円形を有し、等間隔で格子状に配設したものである。
本技術に係るインターポーザの他の態様は、前記熱伝導性の低い絶縁樹脂はソルダーレジストであり、前記熱伝導性の高い樹脂はＡｇペーストである。
本技術に係る回路装置は、絶縁性樹脂で形成した配線基板と、この配線基板の両面間の電気接続のために設けた配線ビアと、この配線基板の半導体チップを搭載するチップ搭載部の領域内に設けた複数の放熱ビアと、前記配線ビアの開口部及び前記放熱ビアの開口部以外の、前記配線基板表面を熱伝導性の低い絶縁樹脂で覆う絶縁性層と、
前記半導体チップの裏面を前記チップ搭載部に接着固定されるために熱伝導性の高い樹脂で形成し、前記半導体チップを放熱ビアに熱的に接続させる接着剤層と、を有するものである。
前記半導体チップの裏面を前記チップ搭載部に接着固定されるために熱伝導性の高い樹脂で形成し、前記半導体チップを放熱ビアに熱的に接続させる接着剤層と、を有するものである。
本技術に係る回路装置の他の態様は、前記放熱ビアは、それぞれ、開口形状が同一径の円形を有し、等間隔で格子状に配設したものである。
本技術に係る回路装置の他の態様は、前記熱伝導性の低い絶縁樹脂はソルダーレジストであって、熱伝導性の高い樹脂はＡｇペーストである。
本技術に係るインターポーザの製造方法は、絶縁性樹脂で形成した配線基板に、この配線基板の両面間の電気接続のための配線ビアと、前記半導体チップが搭載されるチップ搭載部の領域内に開口部を有する複数の放熱ビアとを形成する工程と、前記配線ビアの開口部と放熱ビアの開口部以外の、前記配線基板表面を、熱伝導性の低い絶縁樹脂で覆い絶縁
性層を形成する工程と、を具備するものである。
性層を形成する工程と、を具備するものである。
本技術に係るインターポーザの製造方法の他の態様は、前記放熱ビアの形成工程では、前記放熱ビアを、それぞれ、開口形状が同一径の円形に形成するとともに、等間隔で格子状に形成するものである。
本技術に係るインターポーザの製造方法の他の態様は、前記絶縁性層を形成する工程では、熱伝導性の低い絶縁樹脂としてソルダーレジストを用いて絶縁性層を形成するとともに、接着剤層を形成する工程では、前記熱伝導性の高い樹脂はＡｇペーストを用いて形成するものである。
本技術に係る回路装置の製造方法は、絶縁性樹脂で形成した配線基板に、この配線基板の両面間の電気接続のための配線ビアと、前記半導体チップが搭載されるチップ搭載部の領域内に開口部を有する複数の放熱ビアとを形成する工程と、前記配線ビアの開口部と放熱ビアの開口部以外の、前記配線基板表面を、熱伝導性の低い絶縁樹脂で覆い絶縁性層を形成する工程と、前記チップ搭載部に半導体チップの裏面を熱伝導性の高い樹脂で接着固定し前記半導体チップと放熱ビアとを熱的に接続させるための接着剤層を形成する工程と、前記接着剤層に前記半導体チップをフェースアップで接着固定する工程と、を具備するものである。
本技術に係る回路装置の製造方法の他の態様は、前記放熱ビアを形成する工程では、前記放熱ビアを、それぞれ、同一径の開口円形に形成するとともに等間隔で格子状に形成するものである。
本技術に係る回路装置の製造方法の他の態様は、前記絶縁性層を形成する工程では、熱伝導性の低い絶縁樹脂としてソルダーレジストを用いて絶縁性層を形成するとともに、接着剤層を形成する工程では、前記熱伝導性の高い樹脂はＡｇペーストを用いて形成するものである。
本技術に係る回路装置の他の製造方法は、絶縁性樹脂で形成した配線基板に、この配線基板の両面間の電気接続のための配線ビアと、前記半導体チップが搭載されるチップ搭載部の領域内に開口部を有する複数の放熱ビアとを形成する工程と、前記配線ビアの開口部と放熱ビアの開口部以外の、前記配線基板表面を、熱伝導性の低い絶縁樹脂で覆い絶縁性層を形成する工程と、半導体チップの裏面に熱伝導性の高い樹脂を塗布する工程と、前記熱伝導性の高い樹脂を塗布した前記半導体チップを、前記配線基板側のチップ搭載部にフェースアップで接着固定することで接着剤層を形成し、前記半導体チップと放熱ビアとを熱的に接続させる工程と、を具備するものである。
本技術に係る回路装置の他の製造方法の他の態様は、前記放熱ビアを形成する工程では、前記放熱ビアを、それぞれ、同一径の開口円形に形成するとともに等間隔で格子状に形成するものである。
本技術に係る回路装置の他の製造方法の他の態様は、前記絶縁性層を形成する工程では、熱伝導性の低い絶縁樹脂としてソルダーレジストを用いて絶縁性層を形成するとともに、接着剤層を形成する工程では、前記熱伝導性の高い樹脂はＡｇペーストを用いて形成するものである。
本技術のインターポーザは、チップ下面の全面に亘って熱伝導性の高い樹脂が配設させるとともにこの熱伝導性の高い樹脂の下面に接続して複数の放熱ビアを設けることによって、半導体チップからのジュール熱が放熱ビアに局部的に集中することを分散回避させ、半導体素子から発生するジュール熱に伴う熱応力の集中によって放熱ビアでのクラックの発生を防止しようとするものである。
以下、図面を参照して、本技術を実施するための形態（以下「実施形態」と称する。）を説明する。なお、実施形態の説明は以下の順序で行う。
１．第１の実施形態に係るインターポーザを備えた回路装置の構成例
２．第２の実施形態に係るインターポーザを備えた回路装置の製造方法例
３．第３の実施形態に係るインターポーザを備えた回路装置における放熱ビアの応力に関する実験例
１．第１の実施形態に係るインターポーザを備えた回路装置の構成例
２．第２の実施形態に係るインターポーザを備えた回路装置の製造方法例
３．第３の実施形態に係るインターポーザを備えた回路装置における放熱ビアの応力に関する実験例
＜１．第１の実施形態に係るインターポーザを備えた回路装置の構成例＞
本技術の第１の実施形態に係るインターポーザ１０を備えた回路装置１の構成例について、図１乃至図４を参照して説明する。
本実施形態の回路装置１は、インターポーザ゛１０と、このインターポーザ１０に搭載された半導体チップ２０と、半導体チップ２０（２０Ａ，２０Ｂ）を上から樹脂で封止させてあるモールド樹脂部３０と、配線４０（４０Ａ、４０Ｂ）と、熱伝導率［W/m・K］の高い接着剤層５０などとを備えている。
本技術の第１の実施形態に係るインターポーザ１０を備えた回路装置１の構成例について、図１乃至図４を参照して説明する。
本実施形態の回路装置１は、インターポーザ゛１０と、このインターポーザ１０に搭載された半導体チップ２０と、半導体チップ２０（２０Ａ，２０Ｂ）を上から樹脂で封止させてあるモールド樹脂部３０と、配線４０（４０Ａ、４０Ｂ）と、熱伝導率［W/m・K］の高い接着剤層５０などとを備えている。
［インターポーザの構成］
インターポーザ１０は、絶縁性樹脂などで形成されている配線基板１１（以下、これを「基板１１）と略す）と、この基板１１の上下両面に形成した絶縁性層１２，１３と、基板１１の上下両面間の電気的接続を図るビア１４(以下、これを「配線ビア１４」とよぶ)と、放熱ビア１５と、配線端子１６と、グランド端子１７と、を備えている。
インターポーザ１０は、絶縁性樹脂などで形成されている配線基板１１（以下、これを「基板１１）と略す）と、この基板１１の上下両面に形成した絶縁性層１２，１３と、基板１１の上下両面間の電気的接続を図るビア１４(以下、これを「配線ビア１４」とよぶ)と、放熱ビア１５と、配線端子１６と、グランド端子１７と、を備えている。
基板１１は、シリコン樹脂やエポキシ樹脂などで形成されたウェーハを所定厚にスライスして薄板状に形成するとともにその上下両面に亘って銅箔などの導電膜層を成膜した、コア材で形成したものである。基板１１には、絶縁性層１２，１３、配線ビア１４、放熱ビア１５、各種パターン形状の配線用の端子、電極、ランドなどの導電層（以下、これを
「配線端子１６」とよぶ）、導電層が広く形成されたグランド用の端子１７（以下、これを「グランド端子１７」とよぶ）などが形成されている。また、この基板１１には、絶縁性層１２及び後述する充填層１９を跨いで半導体チップ２０を搭載させるチップ搭載部（以下、「チップ搭載部（ＭＡ）」とよぶ）が設けられている。
「配線端子１６」とよぶ）、導電層が広く形成されたグランド用の端子１７（以下、これを「グランド端子１７」とよぶ）などが形成されている。また、この基板１１には、絶縁性層１２及び後述する充填層１９を跨いで半導体チップ２０を搭載させるチップ搭載部（以下、「チップ搭載部（ＭＡ）」とよぶ）が設けられている。
絶縁性層１２，１３は、基板１１の上下両面に所要厚さに形成したソルダーレジストで構成されており、所定パターニングに形成されている。この絶縁性層１２，１３には、図２に示すように、配線４０との接続用の配線ビア１４や放熱ビア１５に対応する部位に、円形状の窓である開口部１２Ａや開口部１２Ｂを夫々設けている。
上述したソルダーレジストは、後述する接着剤層５０や、絶縁性層１２に設けた開口部１２Ｂ内の充填部１９を構成する、熱伝導率［W/m・K］の高いＡｇペーストなどの接着剤に比べ、熱伝導率［W/m・K］の低い材料で構成されている。従って、接着剤層５０や充填部１９を設けたことにより、半導体チップ２０からの熱（ジュール熱）が、絶縁性層１２へ伝播して熱がこもり、この熱で基板１１の各所にクラックなどが発生する、といったことを防止している。
配線ビア１４は、基板１１の裏面側に所定パターンで形成してある銅箔などからなる配線端子１６などとの電気的接続を行うため、配線用のビアホール１４Ａに電気伝導性の高い金属を埋設して形成されている。
また、この配線ビア１４の上面である基板１１の上面には、図３に示すように、半導体チップ２０との電気的導通を図るため、銅箔などで所定パターンに形成した端子、ランド、電極などの導電層（以下、これを「パターン配線１８」とよぶ）を設けている。さらにパターン配線１８の上の、配線ビア１４用のビアホール１４Ａの直上には、周囲の絶縁性層１２を除去して窓を開口させた、前述の開口部１２Ａが形成されている。
パターン配線１８には、半導体チップ２０から引き出されたＡｕ線（金線）などで形成した配線４０（信号線など）の先端部が半田などで接続され、導通されている。なお、絶縁性層１２の開口部１２Ａには、詳細は後述するが樹脂モールディングの際にモールド樹脂部３０の一部（これを「充填樹脂部３０´」とよぶ）が入り込んで充填されている。
放熱ビア１５は、半導体チップ２０から発生する熱（ジュール熱）がこもって配線ビア１４にクラックなどが発生したりするのを回避させるものである。特に、本開示の半導体チップ２０をフェースアップ構造とすることで、例えば本実施形態では、外部との接続用のパッド（電極）などが設置されていない半導体チップ２０下面（裏面）を全面利用し、ここから基板１１下面のグランド端子１７へ熱伝導させて放熱させてある。なお、後述する図７（Ｃ）に示すように、半導体チップ２０の下面の一部を接着剤層５０に接着させる構成などであってもよい。
放熱ビア１５は、半導体チップ２０からの熱をグランド端子１７へ熱伝播させる熱伝導路（以下、これを「熱路（ＴＲ）」とよぶ）として機能させるため、熱伝導性の高い金属材料（例えばＣｕなど）を用い、例えば無電解メッキなどによって形成されている。本実施形態の場合には、図２に示すように、それぞれ同一半径の真円形状のものを、等間隔で格子状の配置パターンで多数設けた構成となっている。
基板１１の上面の、放熱ビア１５の形成部位に対応する絶縁性層１２の部分には、図４に示すように、放熱ビア１５用のビアホール１５Ａに連通する前述の開口部１２Ｂが形成されている。この開口部１２Ｂには、接着剤層５０のものと同一材料の熱伝導性の高いＡｇペーストなどが充填され、充填部１９を形成している。このような構成により、接着剤層５０から、この開口部１２Ｂ内の熱伝導率の高い充填部１９、および放熱ビア１５を経由してグランド端子１７に至るまでの間に、半導体チップ２０からの熱路（ＴＲ）が形成され、効率的な放熱作用を発揮できるようになっている。
上述したように、充填部１９には、接着剤層５０に用いた接着剤と同一材料を用いることができ、この同一接着剤を用いるようにすれば、接着剤層５０と充填部１９とを同時に製造することができる。これにより、工数の削減による回路装置１の製造コスト削減も図ることができる。
さらに、この充填部１９の要件としては、前述した熱伝導率が高いこと以外に、
１）絶縁性層１２に用いている材料（本実施形態ではソルダーレジスト）とは線膨張率が大きく異ならないこと、
２）下面が放熱ビア１５の上面に物理的に一体化される構造のため放熱ビア１５の金属材料よりも縦弾性係数（ヤング率E）［N/m2］が低いこと、
の各要件を満たすことが望ましい。
１）絶縁性層１２に用いている材料（本実施形態ではソルダーレジスト）とは線膨張率が大きく異ならないこと、
２）下面が放熱ビア１５の上面に物理的に一体化される構造のため放熱ビア１５の金属材料よりも縦弾性係数（ヤング率E）［N/m2］が低いこと、
の各要件を満たすことが望ましい。
また、この絶縁性層１２に開口された開口部１２Ｂについては、例えば図５（Ａ）に示すような開口部１２Ｂの外径が各種異なるもので構成したり、同図（Ｂ）に示すように同一孔径の開口部１２Ｂを格子状ではない各種配置の状態に設けたり、同図（Ｃ）に示すように開口部１２Ｂの外形を方形にしたりする構成であってもよい。要は、最も熱伝導効率の高い構成を実現できるものであればよく、本開示の構成に限定するものではない。
さらに、前述の開口部１２Ｂと放熱ビア１５の外径比率は、詳細は後述するが、図６に示すように、開口部１２Ｂの外径を放熱ビア１５の外径の３倍以内又は３倍程度以内までに構成されている。この３倍以内又は３倍程度以内にするのは、熱に伴う応力の緩和を図るように考慮したものであり、開口部１２Ｂに充填する樹脂である接着剤５０´とソルダーレジストの絶縁性層１２との線膨張率の違いに起因する応力増加が生じる虞があるため、これをできるだけ減じたいという理由からである。
配線端子１６は、基板１１の裏面に銅箔などの導電性金属膜で所定パターンに形成されている。Ａｕ線などで構成した配線４０を介して半導体チップ２０側から伝達してきた熱（ジュール熱）が、電気伝導性の良好な配線ビア１４を介して、銅箔などの導電性金属膜で所定パターンに形成された接続端子１６へ熱伝導した場合には、この接続端子１６からの放熱も期待される。
グランド端子１７は、配線端子１６に比べると大きな面積を占有しているので、その分、放熱作用も大きい。本実施形態では、この大きな放熱作用を効果的に利用して半導体チップ２０からの発熱を効果的に放出させるため、グランド端子１７の設置領域を、基板１１下面において、基板１１上面のチップ搭載部（ＭＡ）と対応する位置に設けてある。
このように構成することで、熱路（ＴＲ）を最短長さに抑え、直接的にかつ、効率的に、基板１１外部へ放熱させている。即ち、本実施形態では、前述したように、半導体チップ２０の裏面から、接着剤層５０、接着剤５０´、放熱ビア１５を経由して、グランド端子１７まで、半導体チップ２０からの熱を伝播させる熱路（ＴＲ）が形成されている。
［インターポーザの上部構成］
以上のような構成のインターポーザ１０の上には、前述したように、半導体チップ２０と、半導体チップ２０（２０Ａ，２０Ｂ）を上から保護するために熱硬化性樹脂などで封止させてあるモールド樹脂部３０と、Ａｕ線などを用いた配線４０（４０Ａ、４０Ｂ）と、熱伝導率［W/m・K］の高い前述の接着剤層５０とが搭載されており、これによって回路
装置１を構成している。
以上のような構成のインターポーザ１０の上には、前述したように、半導体チップ２０と、半導体チップ２０（２０Ａ，２０Ｂ）を上から保護するために熱硬化性樹脂などで封止させてあるモールド樹脂部３０と、Ａｕ線などを用いた配線４０（４０Ａ、４０Ｂ）と、熱伝導率［W/m・K］の高い前述の接着剤層５０とが搭載されており、これによって回路
装置１を構成している。
次に、インターポーザ１０に搭載する半導体チップ２０と、半導体チップ２０（２０Ａ，２０Ｂ）を上から樹脂封止させてあるモールド樹脂部３０と、配線４０（４０Ａ、４０Ｂ）と、熱伝導率（W/m・K）の高い接着剤層５０などについて説明する。
半導体チップ２０（２０Ａ，２０Ｂ）は、配線用のパッド（電極）などがある表面（上面）側を上にして基板１１上に実装する、いわゆるフェースアップ方式で基板１１に取り付けてある。この半導体チップ２０には、裏面（下面）に配線用のパッド（電極）などを設けていないタイプを使用している。
このため、本実施形態では、基板１１への実装に当たっては、半導体チップ２０の裏面（下面）全体に対して、熱伝導性の高い接着剤を用いて“べた付け”の状態で実装させている。このように実装させるとともに、接着剤に熱伝導率の高いものを用いることで、半導体チップ２０から発生する熱（ジュール熱など）は、この半導体チップ２０の裏面全体から効率よく基板１１側へ誘導させる（逃がす）ことができる。
配線４０（４０Ａ、４０Ｂ）は、導電性の良好な線材（例えばＡｕ線）及びワイヤボンダーなどにより、半導体チップ２０の電極（パッド）などと配線ビア１４の上面などとの間を電気的に接続させ導通させている。
接着剤層５０は、前述したように、フェースアップ方式で実装された半導体チップ２０の裏面（下面）全体に亘って形成されており、熱伝導率の高い材料を用いているため、効果的に半導体チップ２０からの熱を伝導させることができる。これにより、接着剤層５０の裏面で物理的に直接接触している充填部１９および放熱ビア１５を経由してグランド端子１７へ熱を誘導させる熱路（ＴＲ）が形成される。
接着剤層５０の設置態様としては、図７（Ａ）に示す本実施形態のような接着態様のほかに、同図（Ｂ）のように半導体チップ２０の外側面にも接着剤層５０がはみ出てていたり、同図（Ｃ）のように半導体チップ２０の裏面（下面）の全面ではなく熱の集中し易い中央部側にのみ形成したりする構成などでもよい。
［第１の実施形態の作用および効果］
以上のような構成の本実施形態に係る回路装置１によれば、半導体チップ２０裏面（下面）の広面積に着目し、効率的に、かつ、効果的に放熱させるため、フェースアップ状態で実装させた半導体チップ２０裏面（下面）全面に、熱伝導率の良好な材料を用いた接着剤層５０を形成してある。しかも、半導体チップ２０からの熱（ジュール熱）を、接着剤層５０、充填部１９、放熱ビア１５を経由して広域形状を有するグランド端子１７へ誘導させるように、半導体チップ２０裏面からグランド端子１７まで最短でつながった熱路（ＴＲ）（図４参照）を形成してある。
以上のような構成の本実施形態に係る回路装置１によれば、半導体チップ２０裏面（下面）の広面積に着目し、効率的に、かつ、効果的に放熱させるため、フェースアップ状態で実装させた半導体チップ２０裏面（下面）全面に、熱伝導率の良好な材料を用いた接着剤層５０を形成してある。しかも、半導体チップ２０からの熱（ジュール熱）を、接着剤層５０、充填部１９、放熱ビア１５を経由して広域形状を有するグランド端子１７へ誘導させるように、半導体チップ２０裏面からグランド端子１７まで最短でつながった熱路（ＴＲ）（図４参照）を形成してある。
従って、半導体チップ２０からの熱が効率的、かつ、効果的にグランド端子１７へ逃げていくことで、半導体チップ２０の発熱に伴う熱応力が配線ビア１４などに作用してクラックなどを生じるのを効果的に防止できる。特に高発熱の半導体チップに対して接続信頼性などの品質向上をもたらすことができる。
また、このような熱路（ＴＲ）を半導体チップ２０の直下に形成することで効果的な発熱作用が得られるので、半導体チップ２０の搭載領域の周辺にまで放熱ビアを形成する必要ない。そのため、半導体チップ２０の周辺領域を有効利用し、半導体チップや接続配線を高密度に設置でき、回路装置の小型化も可能となる。
また、本実施形態によれば、インターポーザ１０上面のフェースアップでマウントした半導体チップ２０は、半導体チップ２０裏面（下面）部分と熱伝導率の高い樹脂である接着剤層５０を介して複数の放熱ビア１５との間に熱路（ＴＲ）を形成し、熱的伝導状態に接続している。このため、半導体チップ２０から発生するジュール熱が単一の放熱ビア１５に熱集中することがなく分散される。このため、放熱ビア１５への応力集中によるクラックの発生を防止できる。
また、基板１１上面の絶縁性層１２において、チップ搭載部（ＭＡ）のエリア内に複数開口した放熱ビア１５用の開口部１２Ｂに、熱伝導性の高い樹脂を充填させた充填部１９を複数個所設けてある。従って、これらの充填部１９および、これら充填部１９の周囲を取り囲む熱伝導性の低い絶縁性層１２が、熱応力の緩衝部分となることで、放熱ビア１５周辺への熱応力の集中も緩和でき、半導体チップ２０周辺での放熱ビアの設置が不要となる。このため、この放熱ビア設置エリアが不要な分だけ半導体チップ周辺での配線ビア設置エリアを大きく確保でき、延いては半導体チップの実装密度の増大もつながる。
なお、本実施形態の回路装置１では、インターポーザ１０とその上部の半導体チップ２０との積層構造であるが、さらにインターポーザの下部に、例えば適宜の金属板などを介して同様の回路装置を積層配置した構成、とすることも可能である。
＜２．第２の実施形態に係るインターポーザおよび回路装置の製造方法＞
次に、本開示の第２の実施形態に係るインターポーザ１０´および回路装置１´の製造方法を、図８及び図９を参照しながら説明する。なお、本実施形態で製造するインターポーザ１０´および回路装置１´では、放熱ビア１５の上端部が基板１１の上面よりも上方に幾分突出している点と、接続端子１６およびグランド端子１７が絶縁性層１３下面よりも内部に奥まっている点で、第１の実施形態のインターポーザ１０および回路装置１とは異なる。
次に、本開示の第２の実施形態に係るインターポーザ１０´および回路装置１´の製造方法を、図８及び図９を参照しながら説明する。なお、本実施形態で製造するインターポーザ１０´および回路装置１´では、放熱ビア１５の上端部が基板１１の上面よりも上方に幾分突出している点と、接続端子１６およびグランド端子１７が絶縁性層１３下面よりも内部に奥まっている点で、第１の実施形態のインターポーザ１０および回路装置１とは異なる。
本実施形態のインターポーザ１０および回路装置１の製造方法は、第１ステップＳ１から第１１ステップＳ１１から構成されている。
第１ステップＳ１は、図８の（Ａ）に示すように、シリコンやエポキシ樹脂などの絶縁性材料で形成された基板１１およびこの基板１１の上面および下面に形成した銅箔からなる上面金属層１１Ａ及び下面金属層１１Ｂとからなるコア材を、ウェーハなどから形成する。
第２ステップＳ２は、同図の（Ｂ）に示すように、
１）フォトリソグラフィなどの技術を用いて、感光性樹脂であるフォトレジストをコア材の両面に塗布する（塗布工程）。
２）その後、予め定められている所定配線パターンに形成したマスクを用いて、レジストに露光する（露光工程）。
３）露光によって形成された潜像を顕在化させるため、現像液により現像する（現像工程）。これにより、所望のフォトレジストパターンが顕在化されて出現する。
４）この転写されたレジストパターン（露光部又は非露光部）を含んだ基板１１の全面に対して、エッチング液を浸漬する。これにより、例えばポジタイプのレジストの場合には、レジストパターン以外の銅箔部分を溶融して除去する（レジスト除去工程）。露光部に対応するパターンエリアに塗布されたレジスト部分以外の、銅箔部分をエッチング液で溶融・除去させることで、パターン部分の銅箔部分のみを形成させることができる。これにより、所定パターンエリアの銅箔部分が上面金属層１１Ａ，下面金属層１１Ｂとして形成される。
５）このようにして、所定部位に配線ビア１４及び放熱ビア１５を形成するためのビアホ
ール１１Ｃ（図３では符号１４Ａで示す）及び孔１１Ｄ（図４では符号１５で示す）が形成される。
１）フォトリソグラフィなどの技術を用いて、感光性樹脂であるフォトレジストをコア材の両面に塗布する（塗布工程）。
２）その後、予め定められている所定配線パターンに形成したマスクを用いて、レジストに露光する（露光工程）。
３）露光によって形成された潜像を顕在化させるため、現像液により現像する（現像工程）。これにより、所望のフォトレジストパターンが顕在化されて出現する。
４）この転写されたレジストパターン（露光部又は非露光部）を含んだ基板１１の全面に対して、エッチング液を浸漬する。これにより、例えばポジタイプのレジストの場合には、レジストパターン以外の銅箔部分を溶融して除去する（レジスト除去工程）。露光部に対応するパターンエリアに塗布されたレジスト部分以外の、銅箔部分をエッチング液で溶融・除去させることで、パターン部分の銅箔部分のみを形成させることができる。これにより、所定パターンエリアの銅箔部分が上面金属層１１Ａ，下面金属層１１Ｂとして形成される。
５）このようにして、所定部位に配線ビア１４及び放熱ビア１５を形成するためのビアホ
ール１１Ｃ（図３では符号１４Ａで示す）及び孔１１Ｄ（図４では符号１５で示す）が形成される。
第３工程Ｓ３は、図８の（Ｃ）に示すように、導電性とともに熱伝導性の高い銅などの金属で基板１１の孔１１Ｃ、１１Ｄにメッキ（例えば無電解メッキ）を行い、基板上下面の金属層１１Ａ，１１Ｂと接続する。この孔１１Ｃにメッキされた金属が、配線ビア１４となり、孔１１Ｄにメッキされた金属が放熱ビア１５となる。
第４ステップＳ４では、同図の（Ｄ）に示すように、上下の金属層１１Ａ，１１Ｂに対して、所定のパターニングで配線接続となる導電層（配線ビア１４、配線端子１６、パターン配線１８）及び放熱手段の一部（放熱ビア１５やグランド端子１７）を形成する。この導電層や放熱手段の形成方法としては、本実施形態の場合には、第２ステップＳ２の場合と同様、フォトレジスト塗布、所定パターンのマスクを用いてレジストを露光、現像液によるレジストの現像、レジストの除去、などの工程を経て導電層などが形成される。
即ち、基板１１上面については、孔１１Ｃに形成されている配線ビア１４と一体をなす導電層（パターン配線１８）、および孔１１Ｄに形成されている放熱ビア１５と一体をなす（放熱手段である）金属製の突出部１５Ｂ（以下、これを「放熱突起１５Ｂ」とよぶ）が形成される。一方、基板１１の下面には、配線ビア１４と一体で導電層である配線端子１６が形成されるとともに、放熱ビア１５と一体で導電層であるグランド端子１７が形成される。
第５ステップＳ５では、図８の（Ｅ）に示すように、上下面での導電層であるパターン配線１８、配線端子１６、グランド端子１７、および上面での放熱手段である各放熱突起１５Ｂを覆うように、熱伝導性の低い絶縁樹脂であるソルダーレジストＳＲを所定厚さに塗布する。このソルダーレジストＳＲは、後に不要部分が除去されて、基板１１の上下面の絶縁性層１２，１３となる。
第６ステップＳ６では、同図の（Ｆ）に示すように、所定パターンのマスクを用いソルダーレジストＳＲを露光、現像液によるソルダーレジストＳＲに対する現像、ソルダーレジストの不要部分の除去、などの工程を経て、所定パターンに対応した必要部分のソルダーレジストを残留させることにより、絶縁性層１２、１３を形成する。
この第６ステップＳ６によって、基板１１上面のソルダーレジストＳＲには、配線ビア１４の上面に対応する部分が所定径だけ除去されて円形の開口部１２Ａが形成されるとともに、放熱ビア１５の上面に対応する複数の部分が所定径だけ除去されて開口部１２Ｂが形成される。
同じく、この第６ステップＳ６によって、基板１１の下面のソルダーレジストＳＲには、配線ビア１４の下面に対応する部分が所定径だけ除去されて円形の開口部１３Ａが形成されるとともに、放熱ビア１５の下面に対応する部分が所定径だけ除去されて開口部１３Ｂが形成される。
開口部１２Ａは、図３に示すように、半導体チップ２０と接続する配線４０Ａ（４０）の先端部分の接続部分とするために、ワイヤボンディングの際にワイヤボンダーによる配線４０Ａが入り込むための空間スペースとなるものである。
また、開口部１２Ｂは、図４に示すように、半導体チップ２０からの熱を放出させて熱応力の緩和を行うためのものである。そのため、開口部１２Ｂは、半導体チップ２０からの熱をグランド端子１７へ伝導させる熱路の一部を構成するものである。別言すれば、後工程で接着剤層５０の形成作業と同一タイミングで同一材料を用いて熱伝導性の良好な充填層１９を形成するための空間スペースとなるものである。
なお、この開口部１２Ｂは、前述したように、放熱ビア１５の外径寸法に比べ、過度に大きな開口寸法であると、この開口部１２Ｂに充填して形成する充填層１９の熱伝導性の高い樹脂（本実施形態ではＡｇペースト）と、絶縁性層１２となる熱伝導性の低い樹脂（ソルダーレジスト）との線膨張係数の違いによって応力増大を招く虞がある。
そこで、これ回避させるために、放熱ビア１５の外径の３倍以内に形成してある。また同様に図５に示すように、開口部１２Ｂの形状は、円形（例えば真円形）に形成したが、特にこれに限るものではなく、多角形（例えば方形）であってもよいが、局所的な応力集中が発生するのを回避したり、緩和するためには、局部的な形状変化が少ない円形が好ましい。
一方、基板１１下面の開口部１３Ａ、及び、開口部１３Ｂについては、本実施形態の場合、これらの開口された空間スペースは格別の用途はないが、例えば本実施形態のような回路装置を多数積層させる場合には、それぞれ、次位の回路装置との電気接続（多層配線）、及び、放熱させるための熱路の形成用としての使用などが可能である。
第７ステップＳ７は、図８の（Ｇ）に示すように、応力緩和用に形成した開口部１２Ｂの空間スペースを埋めるように、充填材料として熱伝導性の高い適宜の樹脂を用い、これを開口部１２Ｂに充填させて充填層１９を形成している。この充填材料としては、既に第１の実施形態で説明したように、以下のような要件を満たすものが好ましい。
１）上述したように、熱伝導率が高いこと。
２）絶縁性層１２に用いている材料（本実施形態ではソルダーレジスト）とは線膨張率が大きく異ならないこと。
３）下面が放熱ビア１５の上面に物理的に一体化される構造のため放熱ビア１５の金属材料よりも縦弾性係数（ヤング率E）［N/m2］が低いこと。
１）上述したように、熱伝導率が高いこと。
２）絶縁性層１２に用いている材料（本実施形態ではソルダーレジスト）とは線膨張率が大きく異ならないこと。
３）下面が放熱ビア１５の上面に物理的に一体化される構造のため放熱ビア１５の金属材料よりも縦弾性係数（ヤング率E）［N/m2］が低いこと。
このような充填層１９の材料としては、例えば、第１の実施形態で用いているものと同様の銀ペーストなどの熱伝導性ペースト、あるいはダイアタッチフィルム（ＣＤＡＦ：Conductive Die Attach Film）などの熱伝導性フィルムなどが使用可能である。また、本工程では次工程での接着剤層５０に用いるものと同様の熱伝導性の高い材料と同一材料を使用することで、本工程である第７ステップＳ７と次工程である第８ステップＳ８とを同時に行うことが可能になる。これにより、工数の削減によるコストの削減も図ることが可能となる。
第８ステップＳ８では、図９の（Ｈ）に示すように、基板１１上面の各充填層１９を覆うような状態で、熱伝導性の高い適宜の接着剤を所定領域に塗布して接着剤層５０を形成する。なお、この場合、接着剤の塗布対象となるのは、各充填層１９だけではなく、各充填層１９の間の基板１１上面、つまりソルダーレジストで形成した一部の絶縁性層１２にもこの接着剤が塗布される。
第９ステップＳ９では、図９の（Ｉ）に示すように、第８ステップＳ８で形成した接着剤層５０の上に覆うような状態で、接着剤層５０に半導体チップ２０をフェースアップで搭載して固定する。
なお、本実施形態の場合には半導体チップ２０の裏面（下面）のすべてカバーする、各充填層１９を含んだ基板１１の上面の、チップ搭載部（ＭＡ）である所定エリア内の全体に対応する部分に接着剤を塗布して接着剤層５０を形成する。この接着剤層５０の上に半導体チップ２０の裏面（下面）全体をべた付け状態で接着・固定させる。
また、本技術では、接着剤層５０を介して半導体チップ２０を絶縁性層１２および充填層１９へ固定させる際の半導体チップ２０の接着界面は、特にこの半導体チップ２０の全面に限定されるものではない。即ち、図７の（Ａ）に示す第１の実施形態のような接着態様のほかに、同図の（Ｂ）のように半導体チップ２０の外側面にも形成されるような構成であったり、同図の（Ｃ）のように半導体チップ２０の裏面（下面）の全面ではなく熱の集中し易い中央部側にのみ形成するような構成であってもよい。
また、本実施形態では、接着剤を最初に基板１１上面の所定エリア（チップ搭載部（ＭＡ））に塗布して（第８ステップＳ８）から、このエリアに半導体チップ２０を搭載させる（第９ステップＳ９）ようにしたが、半導体チップ２０の裏面（下面）に先に接着剤を塗布してから基板１１の上面側に接着させるような工程順位であっても構わない。
第１０ステップＳ１０では、図９の（Ｊ）に示すように、半導体チップ２０のパッド（電極）と配線ビア１４上部のパターン配線（導電層）１８との間を、Ａｕ線などを用いワイヤボンダーなどでワイヤボンディングして配線４０を設ける。
第１１ステップＳ１１では、図９の（Ｋ）に示すように、熱硬化性樹脂などを用いて、樹脂モールディングによって半導体チップ２０を覆うようにモールド樹脂部３０を形成する。なお、この樹脂モールドの際に、この樹脂の一部がパターン配線１８の上の開口部１２Ａに入り込んできて、樹脂が充填され充填樹脂部３０´が形成されることにより、半導体チップ２０、絶縁性層１２とともに、パターン配線部１８も外部から保護される。これにより、インターポーザ１０および回路装置１が完成する。
［第２の実施形態の効果］
従って、本実施形態によれば、前述したように、開口部１２Ｂの空間スペースを埋める充填材料として、接着剤層５０に用いる熱伝導性の高い材料と同じ材料を使用することで、第７ステップＳ７と第８ステップＳ８とを同時に行うことが可能になり、工数の削減によるコストの削減も図ることが可能となる。
従って、本実施形態によれば、前述したように、開口部１２Ｂの空間スペースを埋める充填材料として、接着剤層５０に用いる熱伝導性の高い材料と同じ材料を使用することで、第７ステップＳ７と第８ステップＳ８とを同時に行うことが可能になり、工数の削減によるコストの削減も図ることが可能となる。
また、本実施形態の製造方法によれば、インターポーザ１０が従来のものに比べて構造が比較的簡易であるので、低コストでの製造が可能である。
＜３．第３の実施形態に係るインターポーザを備えた回路装置における放熱ビアの応力に関する実験＞
次に、第３の実施形態に係るインターポーザを備えた回路装置における絶縁性層の開口部の内径と放熱ビアの外径との割合比（以下、これを「開口径比」とよぶ）と、放熱ビアに発生する応力（以下、これを「ビア応力」とよぶ）の比率（これを「ビア応力比」とよぶ）との関係に関する実験を行った実験例について、図６を用いて説明する。
次に、第３の実施形態に係るインターポーザを備えた回路装置における絶縁性層の開口部の内径と放熱ビアの外径との割合比（以下、これを「開口径比」とよぶ）と、放熱ビアに発生する応力（以下、これを「ビア応力」とよぶ）の比率（これを「ビア応力比」とよぶ）との関係に関する実験を行った実験例について、図６を用いて説明する。
なお、この図６は、第１の実施形態及び第２の実施形態に係るインターポーザを備えた回路装置において、絶縁性層の開口部の内径と放熱ビアの外径との割合比と、放熱ビアに発生する応力と、の相関性を与える関数が描くグラフを示すものである。
このときの実験例で得られた開口径比とビア応力との関係を調べた結果、双方の相関性を示すデータが得られた。この相関性を示すデータから、例えば図６に示すようなグラフが描像された。なお、ここで、横軸が開口径比、縦軸がビア応力比を示すものである。また、ビア応力比については、開口径比が１のときに放熱ビアに発生する応力を１としたと
きを基準としている。
きを基準としている。
この実験結果を示す図６のグラフからわかるように、
・開口径比が１以下の場合にはデータが少ないので明確な相関性は得るのが困難であったが、ビア応力比が多少低下傾向となる様子がうかがえた。
・開口径比が１から２．５前後まではビア応力比が緩やかな傾き（θ）で線形（リニア）をなす単調減少になることが判明した。
・さらに、開口径比が２．５前後のところでビア応力比が最小となることが判明した。即ち、この開口径比が２．５前後を超えるとビア応力比がある程度の大きな傾き（θ´、但しθ´≒２θ）で線形（リニア）増大する正の相関性を有することも分かった。
・開口径比が１以下の場合にはデータが少ないので明確な相関性は得るのが困難であったが、ビア応力比が多少低下傾向となる様子がうかがえた。
・開口径比が１から２．５前後まではビア応力比が緩やかな傾き（θ）で線形（リニア）をなす単調減少になることが判明した。
・さらに、開口径比が２．５前後のところでビア応力比が最小となることが判明した。即ち、この開口径比が２．５前後を超えるとビア応力比がある程度の大きな傾き（θ´、但しθ´≒２θ）で線形（リニア）増大する正の相関性を有することも分かった。
以上の実験結果から、例えば少なくとも開口径比が３程度を超えると、開口径比に対するビア応力比の増大率が大きくなるので、開口径比が３程度までが妥当であると、判断される。即ちこれは、図５を参照しながら既に説明したように、放熱ビア１５の外径寸法に比べ、過度に大きな開口寸法であると、この開口部１２Ｂに充填して形成する充填層１９の熱伝導性の高い樹脂（本実施形態ではＡｇペースト）と、絶縁性層１２となる熱伝導性の低い樹脂（ソルダーレジスト）との線膨張係数の違いによって応力増大を招くことなどから、放熱ビア１５の外径の３倍以内に形成するのが好ましいとの結論を得たものである。また、開口径比が１より小さいときには、放熱効率が低下するなどの観点から好ましくない。
本実験結果から、以上のような知見が得られたことにより、これをベースとして本技術を実施した第１の実施形態では、円形の形状及び開口径比の開口部１２Ｂをインターポーザ１０に適用したものであるが、本技術の開口部の構成は特に第１の実施形態の開口部１２Ｂのものに限定されるものではない。
最後に、上述した各実施の形態の説明は本開示の一例であり、本開示は上述の実施の形態に限定されることはない。このため、上述した各実施の形態以外であっても、本開示に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。また、本明細書に記載された効果はあくまで例示であって限定されるものでは無い。また、他の効果があってもよい。
また、上述の実施の形態における図面は、模式的なものであり、各部の寸法の比率等は現実のものとは必ずしも一致しない。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれることは勿論である。
なお、本技術は、以下のような構成も取ることができる。
（１）
絶縁性樹脂で形成した配線基板と、
この配線基板の両面間の電気接続のために設けた配線ビアと、
この配線基板の半導体チップを搭載するチップ搭載部の領域内に合わせて設けた複数の放熱ビアと、
前記配線ビアの開口部及び前記放熱ビアの開口部以外の前記配線基板表面を熱伝導性の低い絶縁樹脂で覆う絶縁性層と、
を有するインターポーザ。
（２）
前記放熱ビアは、それぞれ、同一径の開口円形を有し、等間隔で格子状に配設した
前記（１）に記載のインターポーザ。
（３）
前記熱伝導性の低い絶縁樹脂はソルダーレジストであり、
前記熱伝導性の高い樹脂はＡｇペーストである、
前記（１）又は（２）に記載のインターポーザ。
（４）
絶縁性樹脂で形成した配線基板と、
この配線基板の両面間の電気接続のために設けた配線ビアと、
この配線基板の半導体チップを搭載するチップ搭載部の領域内に設けた複数の放熱ビアと、
前記配線ビアの開口部及び前記放熱ビアの開口部以外の、前記配線基板表面を熱伝導性の低い絶縁樹脂で覆う絶縁性層と、
前記半導体チップの裏面を前記チップ搭載部に接着固定されるために熱伝導性の高い樹脂で形成し、前記半導体チップを放熱ビアに熱的に接続させる接着剤層と、
を有する回路装置。
（５）
前記放熱ビアは、それぞれ、開口形状が同一径の円形を有し、等間隔で格子状に配設した、
前記（４）に記載の回路装置。
（６）
前記熱伝導性の低い絶縁樹脂はソルダーレジストであって、
熱伝導性の高い樹脂はＡｇペーストである、
前記（４）又は（５）に記載の回路装置。
（７）
絶縁性樹脂で形成した配線基板に、この配線基板の両面間の電気接続のための配線ビアと、前記半導体チップが搭載されるチップ搭載部の領域内に開口部を有する複数の放熱ビアとを形成する工程と、
前記配線ビアの開口部と放熱ビアの開口部以外の、前記配線基板表面を、熱伝導性の低い絶縁樹脂で覆い絶縁性層を形成する工程と、
を具備する
インターポーザの製造方法。
（８）
前記放熱ビアの形成工程では、前記放熱ビアを、それぞれ、開口形状が同一径の円形に形成するとともに、等間隔で格子状に形成する、
前記（７）に記載のインターポーザの製造方法。
（９）
前記絶縁性層を形成する工程では、熱伝導性の低い絶縁樹脂としてソルダーレジストを用いて絶縁性層を形成するとともに、
接着剤層を形成する工程では、前記熱伝導性の高い樹脂はＡｇペーストを用いて形成する、
前記（７）又は（８）に記載のインターポーザの製造方法。
（１０）
絶縁性樹脂で形成した配線基板に、この配線基板の両面間の電気接続のための配線ビアと、前記半導体チップが搭載されるチップ搭載部の領域内に開口部を有する複数の放熱ビアとを形成する工程と、
前記配線ビアの開口部と放熱ビアの開口部以外の、前記配線基板表面を、熱伝導性の低い絶縁樹脂で覆い絶縁性層を形成する工程と、
前記チップ搭載部に半導体チップの裏面を熱伝導性の高い樹脂で接着固定し前記半導体チップと放熱ビアとを熱的に接続させるための接着剤層を形成する工程と、
前記接着剤層に前記半導体チップをフェースアップで接着固定する工程と、を具備する
回路装置の製造方法。
（１１）
前記放熱ビアを形成する工程では、前記放熱ビアを、それぞれ、同一径の開口円形に形成するとともに等間隔で格子状に形成する、
前記（１０）に記載の回路装置の製造方法。
（１２）
前記絶縁性層を形成する工程では、熱伝導性の低い絶縁樹脂としてソルダーレジストを用いて絶縁性層を形成するとともに、
接着剤層を形成する工程では、前記熱伝導性の高い樹脂はＡｇペーストを用いて形成する、
前記（１０）又は（１１）に記載の回路装置の製造方法。
（１３）
絶縁性樹脂で形成した配線基板に、この配線基板の両面間の電気接続のための配線ビアと、前記半導体チップが搭載されるチップ搭載部の領域内に開口部を有する複数の放熱ビアとを形成する工程と、
前記配線ビアの開口部と放熱ビアの開口部以外の、前記配線基板表面を、熱伝導性の低い絶縁樹脂で覆い絶縁性層を形成する工程と、
半導体チップの裏面に熱伝導性の高い樹脂を塗布する工程と、
前記熱伝導性の高い樹脂を塗布した前記半導体チップを、前記配線基板側のチップ搭載部にフェースアップで接着固定することで接着剤層を形成し、前記半導体チップと放熱ビアとを熱的に接続させる工程と、
を具備する
回路装置の製造方法。
（１４）
前記放熱ビアを形成する工程では、前記放熱ビアを、それぞれ、同一径の開口円形に形成するとともに等間隔で格子状に形成する、
前記（１３）に記載の回路装置の製造方法。
（１５）
前記絶縁性層を形成する工程では、熱伝導性の低い絶縁樹脂としてソルダーレジストを用いて絶縁性層を形成するとともに、
接着剤層を形成する工程では、前記熱伝導性の高い樹脂はＡｇペーストを用いて形成する、
前記（１３）または（１４）に記載の回路装置の製造方法。
（１）
絶縁性樹脂で形成した配線基板と、
この配線基板の両面間の電気接続のために設けた配線ビアと、
この配線基板の半導体チップを搭載するチップ搭載部の領域内に合わせて設けた複数の放熱ビアと、
前記配線ビアの開口部及び前記放熱ビアの開口部以外の前記配線基板表面を熱伝導性の低い絶縁樹脂で覆う絶縁性層と、
を有するインターポーザ。
（２）
前記放熱ビアは、それぞれ、同一径の開口円形を有し、等間隔で格子状に配設した
前記（１）に記載のインターポーザ。
（３）
前記熱伝導性の低い絶縁樹脂はソルダーレジストであり、
前記熱伝導性の高い樹脂はＡｇペーストである、
前記（１）又は（２）に記載のインターポーザ。
（４）
絶縁性樹脂で形成した配線基板と、
この配線基板の両面間の電気接続のために設けた配線ビアと、
この配線基板の半導体チップを搭載するチップ搭載部の領域内に設けた複数の放熱ビアと、
前記配線ビアの開口部及び前記放熱ビアの開口部以外の、前記配線基板表面を熱伝導性の低い絶縁樹脂で覆う絶縁性層と、
前記半導体チップの裏面を前記チップ搭載部に接着固定されるために熱伝導性の高い樹脂で形成し、前記半導体チップを放熱ビアに熱的に接続させる接着剤層と、
を有する回路装置。
（５）
前記放熱ビアは、それぞれ、開口形状が同一径の円形を有し、等間隔で格子状に配設した、
前記（４）に記載の回路装置。
（６）
前記熱伝導性の低い絶縁樹脂はソルダーレジストであって、
熱伝導性の高い樹脂はＡｇペーストである、
前記（４）又は（５）に記載の回路装置。
（７）
絶縁性樹脂で形成した配線基板に、この配線基板の両面間の電気接続のための配線ビアと、前記半導体チップが搭載されるチップ搭載部の領域内に開口部を有する複数の放熱ビアとを形成する工程と、
前記配線ビアの開口部と放熱ビアの開口部以外の、前記配線基板表面を、熱伝導性の低い絶縁樹脂で覆い絶縁性層を形成する工程と、
を具備する
インターポーザの製造方法。
（８）
前記放熱ビアの形成工程では、前記放熱ビアを、それぞれ、開口形状が同一径の円形に形成するとともに、等間隔で格子状に形成する、
前記（７）に記載のインターポーザの製造方法。
（９）
前記絶縁性層を形成する工程では、熱伝導性の低い絶縁樹脂としてソルダーレジストを用いて絶縁性層を形成するとともに、
接着剤層を形成する工程では、前記熱伝導性の高い樹脂はＡｇペーストを用いて形成する、
前記（７）又は（８）に記載のインターポーザの製造方法。
（１０）
絶縁性樹脂で形成した配線基板に、この配線基板の両面間の電気接続のための配線ビアと、前記半導体チップが搭載されるチップ搭載部の領域内に開口部を有する複数の放熱ビアとを形成する工程と、
前記配線ビアの開口部と放熱ビアの開口部以外の、前記配線基板表面を、熱伝導性の低い絶縁樹脂で覆い絶縁性層を形成する工程と、
前記チップ搭載部に半導体チップの裏面を熱伝導性の高い樹脂で接着固定し前記半導体チップと放熱ビアとを熱的に接続させるための接着剤層を形成する工程と、
前記接着剤層に前記半導体チップをフェースアップで接着固定する工程と、を具備する
回路装置の製造方法。
（１１）
前記放熱ビアを形成する工程では、前記放熱ビアを、それぞれ、同一径の開口円形に形成するとともに等間隔で格子状に形成する、
前記（１０）に記載の回路装置の製造方法。
（１２）
前記絶縁性層を形成する工程では、熱伝導性の低い絶縁樹脂としてソルダーレジストを用いて絶縁性層を形成するとともに、
接着剤層を形成する工程では、前記熱伝導性の高い樹脂はＡｇペーストを用いて形成する、
前記（１０）又は（１１）に記載の回路装置の製造方法。
（１３）
絶縁性樹脂で形成した配線基板に、この配線基板の両面間の電気接続のための配線ビアと、前記半導体チップが搭載されるチップ搭載部の領域内に開口部を有する複数の放熱ビアとを形成する工程と、
前記配線ビアの開口部と放熱ビアの開口部以外の、前記配線基板表面を、熱伝導性の低い絶縁樹脂で覆い絶縁性層を形成する工程と、
半導体チップの裏面に熱伝導性の高い樹脂を塗布する工程と、
前記熱伝導性の高い樹脂を塗布した前記半導体チップを、前記配線基板側のチップ搭載部にフェースアップで接着固定することで接着剤層を形成し、前記半導体チップと放熱ビアとを熱的に接続させる工程と、
を具備する
回路装置の製造方法。
（１４）
前記放熱ビアを形成する工程では、前記放熱ビアを、それぞれ、同一径の開口円形に形成するとともに等間隔で格子状に形成する、
前記（１３）に記載の回路装置の製造方法。
（１５）
前記絶縁性層を形成する工程では、熱伝導性の低い絶縁樹脂としてソルダーレジストを用いて絶縁性層を形成するとともに、
接着剤層を形成する工程では、前記熱伝導性の高い樹脂はＡｇペーストを用いて形成する、
前記（１３）または（１４）に記載の回路装置の製造方法。
１ 回路装置
１０ インターポーザ゛
１１ 基板（配線基板）
１１Ａ 上面金属層
１１Ｂ 下面金属層
１１Ｃ 孔（配線ビアホール）
１１Ｄ 孔（放熱ビアホール）
１２，１３ 絶縁性層
１２Ａ （配線ビア用）開口部
１２Ｂ （放熱ビア用）開口部
１３Ａ （配線端子）開口部
１３Ｂ （グランド端子）開口部
１４ 配線ビア
１４Ａ （配線ビア用）ビアホール
１５ 放熱ビア
１５Ａ （放熱ビア用）ビアホール
１５Ｂ 放熱突起（放熱ビア突出部）
１６ 配線端子（導電層）
１７ グランド端子（導電層）
１８ パターン配線（導電層）
１９ 充填部（Ａｇペースト）
２０ 半導体チップ
３０ モールド樹脂部
３０´ 充填樹脂部
４０ 配線（Ａｕ線）
５０ 接着剤層（Ａｇペースト）
５０´ 接着剤
ＭＡ チップ搭載部
ＳＲ ソルダーレジスト
ＴＲ 熱路（熱伝導路）
１０ インターポーザ゛
１１ 基板（配線基板）
１１Ａ 上面金属層
１１Ｂ 下面金属層
１１Ｃ 孔（配線ビアホール）
１１Ｄ 孔（放熱ビアホール）
１２，１３ 絶縁性層
１２Ａ （配線ビア用）開口部
１２Ｂ （放熱ビア用）開口部
１３Ａ （配線端子）開口部
１３Ｂ （グランド端子）開口部
１４ 配線ビア
１４Ａ （配線ビア用）ビアホール
１５ 放熱ビア
１５Ａ （放熱ビア用）ビアホール
１５Ｂ 放熱突起（放熱ビア突出部）
１６ 配線端子（導電層）
１７ グランド端子（導電層）
１８ パターン配線（導電層）
１９ 充填部（Ａｇペースト）
２０ 半導体チップ
３０ モールド樹脂部
３０´ 充填樹脂部
４０ 配線（Ａｕ線）
５０ 接着剤層（Ａｇペースト）
５０´ 接着剤
ＭＡ チップ搭載部
ＳＲ ソルダーレジスト
ＴＲ 熱路（熱伝導路）
Claims (15)
- 絶縁性樹脂で形成した配線基板と、
この配線基板の両面間の電気接続のために設けた配線ビアと、
この配線基板の半導体チップを搭載するチップ搭載部の領域内に合わせて設けた複数の放熱ビアと、
前記配線ビアの開口部及び前記放熱ビアの開口部以外の前記配線基板表面を熱伝導性の低い絶縁樹脂で覆う絶縁性層と、
を有するインターポーザ。 - 前記放熱ビアは、それぞれ、同一径の開口円形を有し、等間隔で格子状に配設した、
請求項１に記載のインターポーザ。 - 前記熱伝導性の低い絶縁樹脂はソルダーレジストであり、
前記熱伝導性の高い樹脂はＡｇペーストである、
請求項１に記載のインターポーザ。 - 絶縁性樹脂で形成した配線基板と、
この配線基板の両面間の電気接続のために設けた配線ビアと、
この配線基板の半導体チップを搭載するチップ搭載部の領域内に設けた複数の放熱ビアと、
前記配線ビアの開口部及び前記放熱ビアの開口部以外の、前記配線基板表面を熱伝導性の低い絶縁樹脂で覆う絶縁性層と、
前記半導体チップの裏面を前記チップ搭載部に接着固定されるために熱伝導性の高い樹脂で形成し、前記半導体チップを放熱ビアに熱的に接続させる接着剤層と、
を有する回路装置。 - 前記放熱ビアは、それぞれ、開口形状が同一径の円形を有し、等間隔で格子状に配設した、
請求項４に記載の回路装置。 - 前記熱伝導性の低い絶縁樹脂はソルダーレジストであって、
熱伝導性の高い樹脂はＡｇペーストである、
請求項４に記載の回路装置。 - 絶縁性樹脂で形成した配線基板に、この配線基板の両面間の電気接続のための配線ビアと、前記半導体チップが搭載されるチップ搭載部の領域内に開口部を有する複数の放熱ビアとを形成する工程と、
前記配線ビアの開口部と放熱ビアの開口部以外の、前記配線基板表面を、熱伝導性の低い絶縁樹脂で覆い絶縁性層を形成する工程と、
を具備する
インターポーザの製造方法。 - 前記放熱ビアの形成工程では、前記放熱ビアを、それぞれ、開口形状が同一径の円形に形成するとともに、等間隔で格子状に形成する、
請求項７に記載のインターポーザの製造方法。 - 前記絶縁性層を形成する工程では、熱伝導性の低い絶縁樹脂としてソルダーレジストを用いて絶縁性層を形成するとともに、
接着剤層を形成する工程では、前記熱伝導性の高い樹脂はＡｇペーストを用いて形成する、
請求項７に記載のインターポーザの製造方法。 - 絶縁性樹脂で形成した配線基板に、この配線基板の両面間の電気接続のための配線ビアと、前記半導体チップが搭載されるチップ搭載部の領域内に開口部を有する複数の放熱ビアとを形成する工程と、
前記配線ビアの開口部と放熱ビアの開口部以外の、前記配線基板表面を、熱伝導性の低い絶縁樹脂で覆い絶縁性層を形成する工程と、
前記チップ搭載部に半導体チップの裏面を熱伝導性の高い樹脂で接着固定し前記半導体チップと放熱ビアとを熱的に接続させるための接着剤層を形成する工程と、
前記接着剤層に前記半導体チップをフェースアップで接着固定する工程と、
を具備する
回路装置の製造方法。 - 前記放熱ビアを形成する工程では、前記放熱ビアを、それぞれ、同一径の開口円形に形成するとともに等間隔で格子状に形成する、
請求項１０に記載の回路装置の製造方法。 - 前記絶縁性層を形成する工程では、熱伝導性の低い絶縁樹脂としてソルダーレジストを用いて絶縁性層を形成するとともに、
接着剤層を形成する工程では、前記熱伝導性の高い樹脂はＡｇペーストを用いて形成する、
請求項１０に記載の回路装置の製造方法。 - 絶縁性樹脂で形成した配線基板に、この配線基板の両面間の電気接続のための配線ビアと、前記半導体チップが搭載されるチップ搭載部の領域内に開口部を有する複数の放熱ビアとを形成する工程と、
前記配線ビアの開口部と放熱ビアの開口部以外の、前記配線基板表面を、熱伝導性の低い絶縁樹脂で覆い絶縁性層を形成する工程と、
半導体チップの裏面に熱伝導性の高い樹脂を塗布する工程と、
前記熱伝導性の高い樹脂を塗布した前記半導体チップを、前記配線基板側のチップ搭載部にフェースアップで接着固定することで接着剤層を形成し、前記半導体チップと放熱ビアとを熱的に接続させる工程と、
を具備する
回路装置の製造方法。 - 前記放熱ビアを形成する工程では、前記放熱ビアを、それぞれ、同一径の開口円形に形成するとともに等間隔で格子状に形成する、
請求項１３に記載の回路装置の製造方法。 - 前記絶縁性層を形成する工程では、熱伝導性の低い絶縁樹脂としてソルダーレジストを用いて絶縁性層を形成するとともに、
接着剤層を形成する工程では、前記熱伝導性の高い樹脂はＡｇペーストを用いて形成する、
請求項１３に記載の回路装置の製造方法。
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Patent Citations (5)
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|---|---|---|---|---|
| JPH05259669A (ja) * | 1992-03-16 | 1993-10-08 | Fujitsu Ltd | 印刷配線基板の放熱構造 |
| JP2007059486A (ja) * | 2005-08-22 | 2007-03-08 | Rohm Co Ltd | 半導体装置及び半導体装置製造用基板 |
| JP2007096003A (ja) * | 2005-09-29 | 2007-04-12 | Sanyo Electric Co Ltd | 回路装置 |
| JP2011146513A (ja) * | 2010-01-14 | 2011-07-28 | Renesas Electronics Corp | 半導体装置 |
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