TWI433288B - 半導體晶片封裝結構及其製法暨用於半導體晶片封裝結構之封裝基板結構 - Google Patents

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半導體晶片封裝結構及其製法暨用於半導體晶片封裝結構之封裝基板結構
本發明係有關於一種封裝結構及其製法，尤指一種半導體晶片封裝結構及其製法暨用於半導體晶片封裝結構之封裝基板結構。
現今之消費性及非消費性電子產品不斷推陳出新，為滿足消費著使用之方便性及便於攜帶之需求，現今各式電子產品無不朝向輕、薄、短、小發展，以符合消費者之使用需求。此外，該等電子產品隨著周邊商品或其他搭載裝置之需求，亦要求高電性功能及低耗功率之使用特性，該等電子產品中用以承載半導體晶片之封裝基板亦必須配合此一需求，因此該封裝基板之佈線密度越趨高密度發展。
而目前將半導體晶片接置於封裝基板上之電性連接技術係以打線方式或覆晶方式為主流。雖以覆晶方式接置有高電性傳輸速度及可降低封裝後封裝結構厚度之優勢，但基於該半導體晶片之電極墊植球成本昂貴、封裝結構良率品質及終端產品需求(可能僅需打線式封裝結構即可)等問題，故打線式封裝件在現今電子產品需求中仍佔有一席之地。
請參閱第1A至1E圖，係為習知於封裝基板上進行打線及封裝製程之剖視示意圖。
如第1A及1A’圖所示，其中，該第1A’圖係為第1A圖之上視圖；如圖所示，首先，提供一具有相對之第一表面10a及第二表面10b之封裝基板10，該第一表面10a上定義有置晶區100，且該第一表面10a上位於該置晶區100外圍形成有複數導電線路11a及打線墊11b，而該第二表面10b形成有複數植球墊12，該等導電線路11a及打線墊11b並藉由設於該封裝基板10中之內層線路11c電性連接至該等植球墊12，且於該第二表面10b上形成有防銲層13，於該防銲層13中形成有複數開孔130，以令各該植球墊12對應外露於各該開孔130。而為了因應目前電子產品之高效能需求，故該封裝基板10之該等導電線路11a及打線墊11b的佈線密度高，因此於該封裝基板10之第一表面10a不另外形成用以保護之防銲層。
如第1B圖所示，於該封裝基板10之置晶區100之第一表面10a上接置半導體晶片14。
如第1C圖所示，以打線方式之銲線15電性連接該半導體晶片14與該等打線墊11b。
如第1D圖所示，於該封裝基板10之第一表面10a、半導體晶片14及銲線15上形成封裝層16，以保護該等導電線路11a、打線墊11b及銲線15。
如第1E圖所示，於該防銲層13之各該開孔130中的植球墊12上形成銲球17，以供電性連接至外部電子裝置。
惟，兩打線墊11b之間常有導電線路11a通過，使該銲線15電性連接該半導體晶片14與該等打線墊11b時，該銲線15之材質特性因柔軟及具延展性，該銲線15電性連接於打線墊11b一端時會發生線弧15a下塌之情況，如第1C圖所示，而接觸穿越於該兩打線墊11b之間的導電線路11a，因此造成銲線15橋接導電線路11a，導致電性短路而失效，致使生產之封裝品質降低。
因此，鑒於上述之問題，如何避免習知半導體晶片與封裝基板以打線式方式電性連接時，該銲線之線弧下塌而碰觸封裝基板之導電線路，導致電性連接短路的問題，實已成為目前亟欲解決之課題。
鑑於上述習知技術之種種缺失，本發明之主要目的係在提供一種半導體晶片封裝結構及其製法，能免除打線電性連接導致短路而電性失效的問題。
為達上述及其他目的，本發明提供一種半導體晶片封裝結構，係包括：封裝基板，係具有相對之第一表面及第二表面，該第一表面上定義有置晶區，且該第一表面上形成有設於該置晶區外圍之複數導電線路、第一打線墊及第二打線墊，其中，各該第一打線墊及第二打線墊分別電性連接不同之該導電線路，且該第二打線墊較該第一打線墊遠離該置晶區，該等導電線路包括穿越該第一打線墊與第二打線墊之間的中間導電線路；複數凸塊，係分別形成於各該第二打線墊上；半導體晶片，係設於該置晶區之第一表面上；複數第一銲線，係電性連接該半導體晶片與各該第一打線墊；複數第二銲線，係電性連接該半導體晶片與各該第二打線墊；以及封裝層，係形成於該封裝基板之第一表面上，並包覆該半導體晶片、凸塊、第一銲線及第二銲線。
本發明復提供一種半導體晶片封裝結構之製法，係包括：提供一具有相對之第一表面及第二表面之封裝基板，該第一表面上定義有置晶區，且該第一表面上形成有設於該置晶區外圍之複數導電線路、第一打線墊及第二打線墊，其中，各該第一打線墊及第二打線墊分別電性連接不同之該導電線路，且該第二打線墊較該第一打線墊遠離該置晶區，該等導電線路包括穿越該第一打線墊與第二打線墊之間的中間導電線路；於該第二打線墊上形成凸塊；於該封裝基板之置晶區之第一表面上接置半導體晶片；以複數第一銲線電性連接該半導體晶片與各該第一打線墊及以複數第二銲線電性連接該半導體晶片與各該第二打線墊；以及於該封裝基板之第一表面上形成包覆該半導體晶片、凸塊、第一銲線及第二銲線之封裝層。
本發明復提供一種半導體晶片封裝結構之製法，係包括：提供一具有相對之第一表面及第二表面之封裝基板，該第一表面上定義有置晶區，該置晶區之第一表面上接置有半導體晶片，且該第一表面上具有設於該置晶區外圍之複數導電線路、第一打線墊及第二打線墊，其中，各該第一打線墊及第二打線墊分別電性連接不同之該導電線路，且該第二打線墊較該第一打線墊遠離該置晶區，且該等導電線路包括穿越該第一打線墊與第二打線墊之間的中間導電線路；於該第二打線墊上形成凸塊；以複數第一銲線電性連接該半導體晶片與各該第一打線墊及以複數第二銲線電性連接該半導體晶片與各該第二打線墊；以及於該封裝基板之第一表面上形成包覆該半導體晶片、凸塊、第一銲線及第二銲線之封裝層。
本發明復提供一種用於半導體晶片封裝結構之封裝基板結構，係包括：封裝基板，係具有相對之第一表面及第二表面；置晶區，係位於該第一表面上；複數導電線路、複數第一打線墊與複數第二打線墊，係設於該置晶區外圍，其中，各該第一打線墊及第二打線墊分別電性連接不同之該導電線路，且該第二打線墊較該第一打線墊遠離該置晶區，該等導電線路包括穿越該第一打線墊與第二打線墊之間的中間導電線路；以及複數凸塊，係分別設於各該第二打線墊上。依上述之半導體晶片封裝結構及其製法暨用於半導體晶片封裝結構之封裝基板結構，該凸塊係位於該第二銲線打線路徑之下。又，該凸塊與該中間導電線路係電性隔絕。
又，該凸塊係可形成於該第二打線墊靠近該中間導電線路處，該凸塊之材料可為銲錫、金或銅。
由上可知，本發明之半導體晶片封裝結構及其製法暨用於半導體晶片封裝結構之封裝基板結構，該封裝基板之第一表面上具有複數導電線路、第一及第二打線墊，且該等導電線路包括穿越該第一打線墊與第二打線墊之間的中間導電線路，是以，本發明於該第二打線墊上形成凸塊，俾藉由該凸塊支承該第二銲線，防止連接第二打線墊之第二銲線接觸該中間導電線路，導致短路而電性失效的問題。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第一實施例
請參閱第2A至2F圖，係為本發明所揭露之一種半導體晶片封裝結構之製法。
如第2A圖所示，其係沿第2A’圖A-A虛線的剖視圖，首先，提供一具有相對之第一表面20a及第二表面20b之封裝基板20，該第一表面20a上定義有置晶區200，且該第一表面20a上位於該置晶區200外圍形成有複數導電線路21、第一打線墊211及第二打線墊212，其中，各該第一打線墊211及第二打線墊212分別電性連接不同之該導電線路21，具體而言，該第一打線墊211及第二打線墊212可於第一表面20a上連接該導電線路21終端或於封裝基板20內部電性連接該導電線路21，且該第二打線墊212較該第一打線墊211遠離該置晶區200，且該等導電線路21包括穿越該第一打線墊211及第二打線墊212之間的中間導電線路21a。
依上述之封裝基板20之第二表面20b復形成有複數植球墊22，且該封裝基板20中具有內層線路210，以令該等導電線路21、第一打線墊211及第二打線墊212藉由該內層線路210而電性連接至該等植球墊22；又於該第二表面20b上形成有防銲層23，於該防銲層23中形成有複數開孔230，以令各該植球墊22對應外露於各該開孔230。
如第2B圖所示，利用打線機於該第二打線墊212上靠近該中間導電線路21a處形成如銲錫材料之凸塊24，具體而言，該凸塊24係位於打線路徑之下，例如，後續形成之第二銲線26b打線路徑之下。此外，該凸塊24與該中間導電線路21a係電性隔絕，該凸塊24之材料可為金或銅等其他材料。
如第2C圖所示，接續第2B圖之步驟，於該封裝基板20之置晶區200之第一表面20a上接置半導體晶片25。
如第2D圖所示，以銲線26電性連接該半導體晶片25與各該第一、第二打線墊211,212，例如，該銲線26包括複數第一銲線26a和第二銲線26b，該第一銲線26a係電性連接該半導體晶片25與各該第一打線墊211；該第二銲線26b則電性連接該半導體晶片25與各該第二打線墊212，從而即使該第二銲線26b因材質過軟而致線弧下塌，仍可藉由該凸塊24支承該第二銲線26b，防止連接第二打線墊212之第二銲線26b接觸該中間導電線路21a，導致短路而電性失效的問題。
如第2E圖所示，於該封裝基板20之第一表面20a上形成包覆該半導體晶片25、凸塊24、第一銲線26a及第二銲線26b之封裝層27。
如第2F圖所示，於該防銲層23之各該開孔230中的植球墊22上形成銲球28，以供電性連接至外部電子裝置。
本發明復提供一種半導體晶片封裝結構，係包括：封裝基板20、複數凸塊24、半導體晶片25及封裝層27。
所述之封裝基板20，係具有相對之第一表面20a及第二表面20b，於該第一表面20a上定義有置晶區200，且於該第一表面20a上形成有設於該置晶區200外圍之複數導電線路21、第一打線墊211及第二打線墊212，其中，各該第一打線墊211及第二打線墊212分別電性連接不同之該導電線路21，具體而言，該第一打線墊211及第二打線墊212可於第一表面20a上連接該導電線路21終端或於封裝基板20內部電性連接該導電線路21，且該第二打線墊212較該第一打線墊211遠離該置晶區200，且該等導電線路21包括穿越該第一打線墊211與第二打線墊212之間的中間導電線路21a。
依上述之封裝基板20的第二表面20b復形成有複數植球墊22，且於該封裝基板20中具有內層線路210，以令該等等導電線路21、第一打線墊211及第二打線墊212藉由該內層線路210而電性連接至該等植球墊22；又該第二表面20b上形成有防銲層23，於該防銲層23中形成有複數開孔230，以令各該植球墊22對應外露於各該開孔230。
所述之複數凸塊24，係分別形成於各該第二打線墊212上靠近該中間導電線路21a處，具體而言，該凸塊24係位於打線路徑之下，例如，該第二銲線26b打線路徑之下。此外，該凸塊24與該中間導電線路21a係電性隔絕。該凸塊24之材料係可為銲錫、金或銅等。
所述之半導體晶片25，係設於該封裝基板20之置晶區200的第一表面20a上。
所述之銲線26包括複數第一銲線26a，係電性連接該半導體晶片25與各該第一打線墊211；以及第二銲線26b，係電性連接該半導體晶片25與各該第二打線墊212，從而即使該第二銲線26b因材質過軟而致線弧下塌，仍可藉由該凸塊24支承該第二銲線26b，防止連接第二打線墊212之第二銲線26b接觸該中間導電線路21a。
所述之封裝層27，係形成於該封裝基板20之第一表面20a上，並包覆該半導體晶片25、凸塊24、第一銲線26a及第二銲線26b。
如上所述，復可包括銲球28，形成於該防銲層23之各該開孔230中的植球墊22上，以供電性連接至外部電子裝置。
本發明復提供一種用於半導體晶片封裝結構之封裝基板結構，係包括：封裝基板20、置晶區200、複數導電線路21、複數第一打線墊211、複數第二打線墊212及複數凸塊24。
所述之封裝基板20，係具有相對之第一表面20a及第二表面20b。
所述之置晶區200，係位於該第一表面20a上。
所述之該等導電線路21、該等第一打線墊211與該等第二打線墊212，係設於該置晶區200外圍，其中，各該第一打線墊211及第二打線墊212分別電性連接不同之該導電線路21，具體而言，該第一打線墊211及第二打線墊212可於第一表面20a上連接該導電線路21終端或於封裝基板20內部電性連接該導電線路21，且該第二打線墊212較該第一打線墊211遠離該置晶區200，且該等導電線路21包括穿越該第一打線墊211與第二打線墊212之間的中間導電線路21a。
所述之複數凸塊24，係分別設於各該第二打線墊212上，而該凸塊24之材料係為銲錫、金或銅。
第二實施例
請參閱第3A及3B圖，係顯示本發明之半導體晶片封裝結構的另一製法示意圖。在本實施例中，其製法大致與前述實施例相同，其差異在於所提供之封裝基板20已具有接置其上之半導體晶片25，如第3A圖所示，接著，如第3B圖，再於該第二打線墊212上形成凸塊24；其後之流程即可參閱第2D至2F圖。
本發明之半導體晶片封裝結構及其製法暨用於半導體晶片封裝結構之封裝基板結構，該封裝基板之第一表面上具有複數導電線路、第一打線墊及第二打線墊，且該等導電線路包括穿越該第一打線墊與第二打線墊之間的中間導電線路，是以，本發明於該第二打線墊上形成凸塊，俾藉由該凸塊支承該第二銲線，防止連接第二打線墊之第二銲線接觸該中間導電線路，導致短路而電性失效的問題。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
10,20．．．封裝基板
10a,20a．．．第一表面
10b,20b．．．第二表面
100,200．．．置晶區
11a,21．．．導電線路
11b．．．打線墊
11c,210．．．內層線路
12,22．．．植球墊
13,23．．．防銲層
130,230．．．開孔
14,25．．．半導體晶片
15,26．．．銲線
15a．．．線弧
16,27．．．封裝層
17,28．．．銲球
212．．．第二打線墊
21a．．．中間導電線路
24．．．凸塊
211．．．第一打線墊
26b．．．第二銲線
26a．．．第一銲線
第1A至1E圖係為習知於封裝基板上進行打線及封裝製程之剖視圖；其中，該第1A’圖係為第1A圖之局部上視圖；
第2A至2F圖係為本發明半導體晶片封裝結構之第一實施例之製法之剖視圖，其中，該第2A’圖係為第2A圖之局部上視圖；以及
第3A及3B圖係為本發明半導體晶片封裝結構之第二實施例之製法之剖視圖。
20．．．封裝基板
20a．．．第一表面
20b．．．第二表面
21a．．．中間導電線路
210．．．內層線路
211．．．第一打線墊
212．．．第二打線墊
22．．．植球墊
23．．．防銲層
230．．．開孔
24．．．凸塊
25．．．半導體晶片
26．．．銲線
26a．．．第一銲線
26b．．．第二銲線
27．．．封裝層

Claims (11)

  1. 一種半導體晶片封裝結構，係包括：封裝基板，係具有相對之第一表面及第二表面，該第一表面上定義有置晶區，且該第一表面上形成有設於該置晶區外圍之複數導電線路、第一打線墊及第二打線墊，其中，各該第一打線墊及第二打線墊分別電性連接不同之該導電線路，且該第二打線墊較該第一打線墊遠離該置晶區，該等導電線路包括穿越該第一打線墊與第二打線墊之間的中間導電線路；半導體晶片，係設於該置晶區之第一表面上；複數第一銲線，係電性連接該半導體晶片與各該第一打線墊；複數第二銲線，係電性連接該半導體晶片與各該第二打線墊；複數凸塊，係分別形成於各該第二打線墊上並位於該第二銲線的打線路徑之下，且該凸塊與該中間導電線路係電性隔絕；以及封裝層，係形成於該封裝基板之第一表面上，並包覆該半導體晶片、凸塊、第一銲線及第二銲線。
  2. 如申請專利範圍第1項所述之半導體晶片封裝結構，其中，該凸塊係設於該第二打線墊靠近該中間導電線路處。
  3. 如申請專利範圍第1項所述之半導體晶片封裝結構，其中，該凸塊之材料係為銲錫、金或銅。
  4. 一種半導體晶片封裝結構之製法，係包括：提供一具有相對之第一表面及第二表面之封裝基板，該第一表面上定義有置晶區，且該第一表面上形成有設於該置晶區外圍之複數導電線路、第一打線墊及第二打線墊，其中，各該第一打線墊及第二打線墊分別電性連接不同之該導電線路，且該第二打線墊較該第一打線墊遠離該置晶區，該等導電線路包括穿越該第一打線墊與第二打線墊之間的中間導電線路；於該第二打線墊上形成凸塊；於該封裝基板之置晶區之第一表面上接置半導體晶片；以複數第一銲線電性連接該半導體晶片與各該第一打線墊及以複數第二銲線電性連接該半導體晶片與各該第二打線墊；以及於該封裝基板之第一表面上形成包覆該半導體晶片、凸塊、第一銲線及第二銲線之封裝層。
  5. 一種半導體晶片封裝結構之製法，係包括：提供一具有相對之第一表面及第二表面之封裝基板，該第一表面上定義有置晶區，該置晶區之第一表面上接置有半導體晶片，且該第一表面上具有設於該置晶區外圍之複數導電線路、第一打線墊及第二打線墊，其中，各該第一打線墊及第二打線墊分別電性連接不同之該導電線路，且該第二打線墊較該第一打線墊遠離該置晶區，該等導電線路包括穿越該第一打線墊與第二打線 墊之間的中間導電線路；於該第二打線墊上形成凸塊；以複數第一銲線電性連接該半導體晶片與各該第一打線墊及以複數第二銲線電性連接該半導體晶片與各該第二打線墊；以及於該封裝基板之第一表面上形成包覆該半導體晶片、凸塊、第一銲線及第二銲線之封裝層。
  6. 如申請專利範圍第4或5項所述之半導體晶片封裝結構之製法，其中，該凸塊係位於該第二銲線打線路徑之下，且該凸塊與該中間導電線路係電性隔絕。
  7. 如申請專利範圍第4或5項所述之半導體晶片封裝結構之製法，其中，該凸塊係形成於該第二打線墊靠近該中間導電線路處。
  8. 如申請專利範圍第4或5項所述之半導體晶片封裝結構之製法，其中，該凸塊之材料係為銲錫、金或銅。
  9. 一種用於半導體晶片封裝結構之封裝基板結構，係包括：封裝基板，係具有相對之第一表面及第二表面；置晶區，係位於該第一表面上；複數導電線路、複數第一打線墊與複數第二打線墊，係設於該置晶區外圍，其中，各該第一打線墊及第二打線墊分別電性連接不同之該導電線路，且該第二打線墊較該第一打線墊遠離該置晶區，該等導電線路包括穿越該第一打線墊與第二打線墊之間的中間導電線 路；以及複數凸塊，係分別設於各該第二打線墊上並位於該第二銲線墊的打線路徑之下，且該凸塊與該中間導電線路係電性隔絕。
  10. 如申請專利範圍第9項所述之用於半導體晶片封裝結構之封裝基板結構，其中，該凸塊係設於該第二打線墊靠近該中間導電線路處。
  11. 如申請專利範圍第9項所述之用於半導體晶片封裝結構之封裝基板結構，其中，該凸塊之材料係為銲錫、金或銅。
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