CN101452861B - 多芯片堆叠结构及其制法 - Google Patents

多芯片堆叠结构及其制法 Download PDF

Info

Publication number
CN101452861B
CN101452861B CN200710186548XA CN200710186548A CN101452861B CN 101452861 B CN101452861 B CN 101452861B CN 200710186548X A CN200710186548X A CN 200710186548XA CN 200710186548 A CN200710186548 A CN 200710186548A CN 101452861 B CN101452861 B CN 101452861B
Authority
CN
China
Prior art keywords
chip
stacking structure
bearing member
structure according
chipset
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200710186548XA
Other languages
English (en)
Other versions
CN101452861A (zh
Inventor
刘正仁
黄荣彬
张翊峰
张锦煌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siliconware Precision Industries Co Ltd
Original Assignee
Siliconware Precision Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siliconware Precision Industries Co Ltd filed Critical Siliconware Precision Industries Co Ltd
Priority to CN200710186548XA priority Critical patent/CN101452861B/zh
Publication of CN101452861A publication Critical patent/CN101452861A/zh
Application granted granted Critical
Publication of CN101452861B publication Critical patent/CN101452861B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

本发明公开了一种多芯片堆叠结构及其制法，是将包含有多个第一芯片的第一芯片组以阶状方式接置于一芯片承载件上，并于该第一芯片组最顶层的第一芯片上接置第二芯片，以通过焊线使该第一及第二芯片电性连接至该芯片承载件，再利用胶膜包线技术(Film over Wire，FOW)将一第三芯片间隔一绝缘胶膜堆叠于该第一及第二芯片上，并使该绝缘胶膜包覆该第一芯片组最顶层的第一芯片部分焊线端及至少部分第二芯片，且通过焊线电性连接该第三芯片及芯片承载件，藉以避免现有技术将平面尺寸远小于第一芯片的第二芯片直接堆叠于多个第一芯片上时，增加整体结构高度及焊线作业困难度问题。

Description

多芯片堆叠结构及其制法
技术领域
本发明涉及一种半导体结构及其制法，特别涉及一种多芯片堆叠结构及其制法。
背景技术
由于电子产品的微小化以及高运行速度需求的增加，为提高单一半导体封装结构的性能与容量以符合电子产品小型化的需求，半导体封装结构采多芯片模块化(Multichip Module)乃成一趋势，从而借此将两个或两个以上的芯片组合在单一封装结构中，以缩减电子产品整体电路结构体积，并提升电性功能。亦即，多芯片封装结构可通过将两个或两个以上的芯片组合在单一封装结构中，来使系统运行速度的限制最小化；此外，多芯片封装结构可减少芯片间连接线路的长度而降低信号延迟以及存取时间。
常见的多芯片封装结构为采用并排式(side-by-side)多芯片封装结构，其是将两个以上的芯片彼此并排地安装于一共同基板上。芯片与共同基板上导电线路间的连接一般是通过导线焊接方式(wire bonding)达成。然而该并排式多芯片封装构造的缺点为封装成本太高及封装结构尺寸太大，因该共同基板的面积会随着芯片数目的增加而增加。
为解决上述现有技术的问题，近年来使用堆叠方法来安装所增加的芯片，其堆叠的方式按照其芯片的设计，打线制程各有不同，但若该芯片被设计为焊垫集中于一边时，例如记忆卡的电子装置中所设的闪存芯片(flash memory chip)或动态随机存取内存芯片(DynamicRandom Access Memory，DRAM)等，为了打线的便利性，其堆叠方式是以阶梯状的形式进行，如图1A及图1B所示的美国专利第6,538,331号所公开的多芯片堆叠结构(其中该图1B为对应图1A的俯视图)，是在芯片承载件10上堆叠了多个内存芯片，以将第一内存芯片11安装于芯片承载件10上，第二内存芯片12以一偏移的距离而不妨碍第一内存芯片11焊垫的打线作业为原则下呈阶状堆叠于该第一内存芯片11上，另外，于该记忆卡的电子装置中复设有控制芯片(controller)13，其中为节省基板使用空间，是将该控制芯片13堆叠于该第二内存芯片12上，并通过多条焊线15将该些内存芯片11、12及控制芯片13电性连接至该芯片承载件10。
再者，为增加记忆卡的记忆容量，势必伴随增加内存芯片的堆叠数量，如图2所示的美国专利第6,621,155号所公开的多芯片堆叠技术，是在芯片承载件20上以阶状方式堆叠多个内存芯片21、22、23、24，然后再于该些内存芯片21、22、23、24上方接置控制芯片25。
但是，前述现有技术最大缺点为堆叠较多层的芯片时，因其堆叠方式为不断地往一边倾斜，使整个内存芯片堆叠的投影面积不断加大，如此当持续不断朝单一方向以阶梯方式堆叠内存芯片时，于堆叠至一定层数时，内存芯片势必将超出可封装范围，而此时即必须增加封装件的芯片承载件面积以完成芯片堆叠，但增加封装件的面积亦影响到整体电子产品的体积，而有违今日电子产品强调体积小且多功能的特性需求。
况且，一般该控制芯片的平面尺寸远小于该内存芯片的平面尺寸，因此在利用焊线将该控制芯片电性连接至该芯片承载件时，该些焊线势必跨越该控制芯片下方的内存芯片，如此即易造成焊线触碰至内存芯片而发生短路问题，同时增加焊线作业的困难度。
相对地，如将该控制芯片置于芯片承载件上未供接置内存芯片的区域者，又会增加芯片承载件的使用面积，不利整体结构的小型化。
再者，请参阅图3，中国台湾专利号第I255492号公开另一种多芯片堆叠技术，是将多个内存芯片31、32呈阶梯状而堆叠于一芯片承载件30上，并通过焊线36电性连接至该芯片承载件30，再通过一接置于该些内存芯片31、32上的缓冲层37，可供额外的多个内存芯片33、34再以阶状方式接置于该缓冲层37上，之后再于该些内存芯片33、34上接置控制芯片35，从而可在不超出可封装范围的情况下增加芯片堆叠数目。
然而，前述方法仍无法解决在利用焊线将该控制芯片电性连接至该芯片承载件时，焊线跨越该控制芯片下方过多的内存芯片，容易造成焊线触碰至内存芯片而发生短路问题，及增加焊线作业困难度问题；另外此方法所需的焊线长度过长及焊弧过高，不仅增加制造成本且容易导致焊线偏移(wire sweep)问题。
同时，由于前述方法需在芯片堆叠过程中额外增设缓冲层，因而造成制造成本及步骤的增加；再者，因缓冲层的增置，亦导致多芯片堆叠结构的高度无法有效降低，而不利于薄型电子装置(例如Micro-SD卡)的制作。
再者，于前述制造技术中，均是将控制芯片堆叠在内存芯片最上方，不仅堆叠结构的高度会有限制，且若焊线弧高未控制好时易发生外露问题，另焊线过长亦会导致电性连接质量下降，况且当堆叠层数变多时，于界面层处产生脱层的机率即会上升且增加制程复杂度，造成制程控制需更严谨及费时。
因此，如何提供一种堆叠多芯片的结构及其制法，以达成整合多个芯片又不需额外增加封装结构面积、高度，以适用于薄型电子装置，减少焊线长度及焊弧高度以强化电性质量，同时降低焊线作业困难度、制造成本以及避免发生焊线偏移、短路问题，实为目前亟待达成的目标。
发明内容
鉴于以上现有缺点，本发明的一目的是提供一种多芯片堆叠结构及其制法，从而可在不额外增加封装结构面积及高度原则下，进行多层芯片的堆叠。
本发明的另一目的是提供一种多芯片堆叠结构及其制法，得以降低堆叠高度，进而适用于薄型电子装置。
本发明的又一目的是提供一种多芯片堆叠结构及其制法，得以降低焊线作业困难度及避免焊线碰触芯片而发生短路问题。
本发明的再一目的是提供一种多芯片堆叠结构及其制法，减少所需的焊线长度及焊弧高度，以减少制造成本及焊线偏移问题，强化电性连接质量。
本发明的复一目的是提供一种多芯片堆叠结构及其制法，可减少堆叠层数、于界面层处产生脱层的机率。
本发明的又再一目的是提供一种多芯片堆叠结构及其制法，可简化制程复杂度。
为达到上述及其它目的，本发明提供一种多芯片堆叠结构的制法，包括：将包含有多个第一芯片的第一芯片组以阶状方式接置于一芯片承载件上，并于该第一芯片组最顶层的第一芯片上接置一第二芯片，其中该第一及第二芯片通过焊线电性连接至该芯片承载件；将一第三芯片间隔一绝缘胶膜(film)而堆叠于该第一芯片组及第二芯片上，并使该绝缘胶膜包覆该第一芯片组最顶层的第一芯片部分焊线端及至少部分第二芯片；以及通过焊线电性连接该第三芯片与该芯片承载件。其后复可于该第三芯片上以阶状方式堆叠第四芯片，并以焊线电性连接该第四芯片及芯片承载件；另于置晶完成后，再于该芯片承载件上形成一包覆该些芯片的封装胶体；此外，该绝缘胶膜使用的厚度是避免该第一芯片及第二芯片的焊线触碰至其上方的第三芯片的非作用面。
通过前述制法，本发明还提供一种多芯片堆叠结构，包括：一芯片承载件；包含有多个第一芯片的第一芯片组，是以阶状方式接置于一芯片承载件上，其中该第一芯片通过焊线电性连接至该芯片承载件；第二芯片，接置于该第一芯片组最顶层的第一芯片上，其中该第二芯片通过焊线电性连接至该芯片承载件；以及第三芯片，间隔一绝缘胶膜而堆叠于该第一芯片组及第二芯片上，并使该绝缘胶膜包覆该第一芯片组最顶层的第一芯片部分焊线端及至少部分第二芯片，其中该第三芯片通过焊线电性连接至该芯片承载件。
该多芯片堆叠结构复可包括有堆叠于该第三芯片上的第四芯片，以及包覆该第一芯片组与第二、第三及第四芯片的封装胶体；另该绝缘胶膜使用的厚度是避免该第一芯片及第二芯片的焊线触碰至其上方的第三芯片的非作用面。
该些芯片可以一般打线方式或反向焊接(Reverse Wire Bonding)方式而与该芯片承载件电性连接，其中该反向焊接方式是使焊线先焊结至该芯片承载件上(形成球形焊点)，再将其焊接至该芯片(形成缝接焊点)，藉以降低线弧高度，进而减少绝缘胶膜的厚度，以提供更轻薄的多芯片堆叠结构。
该第一、第三、第四芯片具单边焊垫(例如为内存芯片)，且对应其具焊垫的一侧而偏离下方芯片一预先设定的距离，而呈阶梯状堆叠。该第二芯片至少一边设有多个焊垫(例如为控制芯片)，且该第二芯片的平面尺寸小于第一、第三、第四芯片平面尺寸。
因此，本发明的多芯片堆叠结构及其制法，是将包含有多个第一芯片(内存芯片)的第一芯片组以阶状方式接置于一芯片承载件上，并于该第一芯片组最顶层的第一芯片上接置第二芯片(控制芯片)，其中该第一及第二芯片通过焊线电性连接至该芯片承载件，再于该第一及第二芯片上利用胶膜包线技术(Film over Wire，FOW)间隔一绝缘胶膜而使第三芯片(内存芯片)堆叠于该第一及第二芯片上，并使该绝缘胶膜包覆该第一芯片组最顶层的第一芯片部分焊线端及至少部分第二芯片，且通过焊线使该第三芯片电性连接至该芯片承载件，藉以避免现有技术将平面尺寸远小于内存芯片的控制芯片直接堆叠于多个内存芯片上时，增加整体结构高度问题，以及减少控制芯片的焊线跨越及触碰至内存芯片而发生短路与增加焊线作业困难度问题。此外，因该控制芯片是设置在内存芯片间，而非现有技术将控制芯片堆叠在多个内存芯片最上方，故得减少所需的焊线长度及焊弧高度，及减少制造成本及焊线偏移问题，强化电性连接质量，同时亦可减少芯片堆叠层数，降低于界面层处产生脱层的机率，以及简化制程复杂度。再者，本发明是将第二芯片(控制芯片)接置于第一芯片(内存芯片)上，再由第三芯片(内存芯片)利用胶膜包线技术以间隔一绝缘胶膜而堆叠于该第一及第二芯片上，并使该绝缘胶膜至少包覆第一芯片组最顶层的第一芯片部分焊线端及部分第二芯片，省略现有缓冲层的设置，以利整体结构的薄型化。
附图说明
图1A及图1B为美国专利第6,538,331号所公开的多芯片堆叠结构剖面及平面示意图；
图2为美国专利第6,621,155号所公开的多芯片堆叠技术示意图；
图3为中国台湾专利号第I255492号所公开的另一种多芯片堆叠技术示意图；
图4A至图4D为本发明的多芯片堆叠结构及其制法第一实施例的剖面示意图；以及
图5为本发明的多芯片堆叠结构及其制法第二实施例的剖面示意图。
主要元件符号说明：
10                  芯片承载件
11                  第一内存芯片
12                  第二内存芯片
13                  控制芯片
15                  焊线
20                  芯片承载件
21，22，23，24      内存芯片
25                  控制芯片
30                  芯片承载件
31，32，33，34      内存芯片
35                  控制芯片
36                  焊线
37                  缓冲层
40                  芯片承载件
41                  第一芯片
41’                第一芯片组
410，420，430，440  焊垫
42                  第二芯片
43                  第三芯片
431                 第三芯片非作用面
44                  第四芯片
46，46’            焊线
47                  绝缘胶膜
48                  封装胶体
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。
请参阅图4A至图4D，为本发明的多芯片堆叠结构及其制法第一实施例的剖面示意图。
如图4A所示，提供一芯片承载件40，以将包含有多个第一芯片41的第一芯片组41’以阶状方式接置于该芯片承载件40上，并于该第一芯片组41’最顶层的第一芯片41上接置一第二芯片42，其中该第一及第二芯片41、42通过焊线46电性连接至该芯片承载件40。
该第一芯片41及第二芯片42例如为内存芯片及控制芯片，该第二芯片42平面尺寸小于第一芯片41平面尺寸，且该第一芯片41单边表面边缘设有多个焊垫410，该第二芯片42至少一边设有多个焊垫420(本图示是以多边设有焊垫表示的)，以分别通过焊线46而电性连接至该芯片承载件40。该芯片承载件40可为一球栅阵列式(BGA)基板、平面栅阵列式(LGA)基板或导线架。该第二芯片42相对该芯片承载件40的投影位置可位于该第一芯片组41’相对该芯片承载件40的投影位置内，而不致增加芯片承载件40使用面积。
如图4B所示，利用胶膜包线(Film over Wire，FOW)技术，将一第三芯片43间隔一绝缘胶膜(film)47而堆叠于该第一芯片组41’上，并使该绝缘胶膜47包覆该第一芯片组41’最顶层的第一芯片41部分焊线端及至少部分第二芯片42。该绝缘胶膜47使用的厚度是避免该第一芯片41及第二芯片42的焊线46触碰至其上方的第三芯片43的非作用面431。该第三芯片43例如为具单边焊垫的内存芯片。该第三芯片43相对该芯片承载件40的投影位置是可位于该第一芯片组41’相对该芯片承载件40的投影位置内，而不致增加芯片承载件40使用面积。
该绝缘胶膜47的材料可以为选自环氧树脂(epoxy)的材料，且预先贴附于该第三芯片43下方的非作用面431，并以热源加热于芯片承载件40下方(未图标)，此第三芯片43及预先贴附的绝缘胶膜47再堆叠于该第一芯片组41’及第二芯片42上，该绝缘胶膜47因受热而呈现胶质状，而不致压伤该第一芯片组41’及第二芯片42的焊线46，之后移除该热源，该绝缘胶体47即会固化而支撑第三芯片43且包覆住该焊线46。
如图4C图所示，复可于该第三芯片43上以阶状方式堆叠第四芯片44，该第四芯片44例如为具单边焊垫的内存芯片，该第四芯片44是以其具焊垫440的一侧而偏离第三芯片43一预先设定的距离，使得该第四芯片44不致挡到第三芯片43的焊垫430垂直向上区域，以供该第三及第四芯片43、44得以通过多条焊线46电性连接至该芯片承载件40。
如图4D所示，之后即可于该芯片承载件40上形成包覆该第一芯片组41’及第二、第三、第四芯片42、43、44与焊线46的封装胶体48。
通过前述制法，本发明复提供一种多芯片堆叠结构，包括：一芯片承载件40；包含有多个第一芯片41的第一芯片组41’，以阶状方式接置于该芯片承载件40上，其中该第一芯片41通过焊线46电性连接至该芯片承载件40；第二芯片42，接置于该第一芯片组41’最顶层的第一芯片41上，其中该第二芯片42通过焊线46电性连接至该芯片承载件40；至少一第三芯片43，间隔一绝缘胶膜(film)47而堆叠于该第一芯片组41’及第二芯片42上，并使该绝缘胶膜47包覆该第一芯片组41’最顶层的第一芯片41部分焊线端及至少部分第二芯片42，其中该第三芯片43通过焊线46电性连接至该芯片承载件40，且该绝缘胶膜47使用的厚度是避免该第一芯片41及第二芯片42的焊线46触碰至其上方的第三芯片43的非作用面431。
再者，该多芯片堆叠结构复可包括有堆叠于该第三芯片43上的第四芯片44，以及包覆该第一芯片组41’与第二、第三及第四芯片42、43、44的封装胶体48。
第二实施例
复请参阅图5，为本发明的多芯片堆叠结构及其制法第二实施例的示意图。本实施例与前述实施例大致相同，主要差异是在于第一芯片组最顶层的第一芯片与第二芯片可采用反向焊接方式(Reverse WireBonding)而电性连接至芯片承载件。
如图所示，主要是可将用以连接第一芯片组41’最顶层的第一芯片41及第二芯片42与芯片承载件40的焊线46’外端先烧球焊结至第一芯片41的焊垫410及第二芯片42的焊垫420，以形成一凸柱(未图标)，再于该芯片承载件40形成球形焊点，并焊接至该凸柱上形成缝接焊点，如此，将可缩减该第一、第二芯片41、42与芯片承载件40电性连接的线弧高度，进而降低供第三芯片43接置于该第一及第二芯片41、42上所需的绝缘胶膜47厚度，以进一步缩减整体堆叠结构的高度。
另外，其余的第一、第三、第四芯片是可以一般打线方式或反向焊接方式而通过焊线电性连接至该芯片承载件。
因此，本发明的多芯片堆叠结构及其制法，是将包含有多个第一芯片(内存芯片)的第一芯片组以阶状方式接置于一芯片承载件上，并于该第一芯片组最顶层的第一芯片上接置第二芯片(控制芯片)，其中该第一及第二芯片通过焊线电性连接至该芯片承载件，再于该第一及第二芯片上利用胶膜包线技术间隔一绝缘胶膜而使第三芯片(内存芯片)堆叠于该第一及第二芯片上，并使该绝缘胶膜包覆该第一芯片组最顶层的第一芯片部分焊线端及至少部分第二芯片，且通过焊线使该第三芯片电性连接至该芯片承载件，藉以避免现有技术将平面尺寸远小于内存芯片的控制芯片直接堆叠于多个内存芯片上时，增加整体结构高度问题，以及减少控制芯片的焊线跨越及触碰至内存芯片而发生短路与增加焊线作业困难度问题。此外，因该控制芯片是设置在内存芯片间，而非现有技术将控制芯片堆叠在多个内存芯片最上方，故得减少所需的焊线长度及焊弧高度，及减少制造成本及焊线偏移问题，强化电性连接质量，同时亦可减少芯片堆叠层数，降低于界面层处产生脱层的机率，以及简化制程复杂度。再者，本发明是将第二芯片(控制芯片)接置于第一芯片(内存芯片)上，再由第三芯片(内存芯片)利用胶膜包线技术以间隔一绝缘胶膜而堆叠于该第一及第二芯片上，并使该绝缘胶膜至少包覆第一芯片组最顶层的第一芯片部分焊线端及部分第二芯片，省略现有技术缓冲层的设置，以利整体结构的薄型化。
以上所述的具体实施例，仅用以例释本发明的特点及功效，而非用以限定本发明的可实施范畴，在未脱离本发明上述的精神与技术范畴下，任何运用本发明所揭示内容而完成的等效改变及修饰，均仍应为权利要求书的范围所涵盖。

Claims (26)

1. 一种多芯片堆叠结构的制法，包括：
将包含有多个第一芯片的第一芯片组以阶状方式接置于一芯片承载件上，并于该第一芯片组最顶层的第一芯片上接置一第二芯片，其中该第一及第二芯片通过焊线电性连接至该芯片承载件；
将一第三芯片间隔一绝缘胶膜而堆叠于该第一芯片组及第二芯片上，并使该绝缘胶膜包覆该第一芯片组最顶层的第一芯片部分焊线端及至少部分第二芯片；以及
通过焊线电性连接该第三芯片与芯片承载件。
2. 根据权利要求1所述的多芯片堆叠结构的制法，其中，该第二芯片平面尺寸小于第一芯片平面尺寸。
3. 根据权利要求1所述的多芯片堆叠结构的制法，其中，该第一芯片及第三芯片为内存芯片，该第二芯片为控制芯片。
4. 根据权利要求3所述的多芯片堆叠结构的制法，其中，该第一芯片及第三芯片单边表面边缘设有多个焊垫，该第二芯片至少一边表面边缘设有多个焊垫。
5. 根据权利要求1所述的多芯片堆叠结构的制法，其中，该芯片承载件为球栅阵列式基板、平面栅阵列式基板及导线架的其中一者。
6. 根据权利要求1所述的多芯片堆叠结构的制法，其中，该第三芯片是利用胶膜包线技术，以间隔一绝缘胶膜而堆叠于该第一芯片组及第二芯片上。
7. 根据权利要求1所述的多芯片堆叠结构的制法，其中，该绝缘胶膜预先贴附于该第三芯片的一非作用面，并以热源加热于芯片承载件下方，再将该第三芯片及预先贴附的绝缘胶膜堆叠于该第一芯片组及第二芯片上，之后移除该热源，该绝缘胶体即固化而支撑第三芯片且包覆住该焊线。
8. 根据权利要求1所述的多芯片堆叠结构的制法，其中，该第一芯片及第二芯片选择利用一般打线方式及反向焊接方式的其中一者，而电性连接至该芯片承载件。
9. 根据权利要求1所述的多芯片堆叠结构的制法，复包括于第三芯片上以阶状方式堆叠第四芯片。
10. 根据权利要求9所述的多芯片堆叠结构的制法，其中，该第三芯片及第四芯片选择利用一般打线方式及反向焊接方式的其中一者，而电性连接至该芯片承载件。
11. 根据权利要求9所述的多芯片堆叠结构的制法，其中，该第四芯片为内存芯片。
12. 根据权利要求9所述的多芯片堆叠结构的制法，复包括于该芯片承载件上形成包覆该第一芯片组与第二、第三及第四芯片的封装胶体。
13. 根据权利要求1所述的多芯片堆叠结构的制法，其中，该第二及第三芯片相对该芯片承载件的投影位置是位于该第一芯片组相对该芯片承载件的投影位置内。
14. 一种多芯片堆叠结构，其包含：
芯片承载件；
包含有多个第一芯片的第一芯片组，以阶状方式接置于一芯片承载件上，其中该第一芯片通过焊线电性连接至该芯片承载件；
第二芯片，接置于该第一芯片组最顶层的第一芯片上，其中该第二芯片通过焊线电性连接至该芯片承载件；以及
第三芯片，间隔一绝缘胶膜而堆叠于该第一芯片组及第二芯片上，并使该绝缘胶膜包覆该第一芯片组最顶层的第一芯片部分焊线端及至少部分第二芯片，其中该第三芯片通过焊线电性连接至该芯片承载件。
15. 根据权利要求14所述的多芯片堆叠结构，其中，该第二芯片平面尺寸小于第一芯片平面尺寸。
16. 根据权利要求14所述的多芯片堆叠结构，其中，该第一芯片及第三芯片为内存芯片，该第二芯片为控制芯片。
17. 根据权利要求16所述的多芯片堆叠结构，其中，该第一芯片及第三芯片单边表面边缘设有多个焊垫，该第二芯片至少一边表面边缘设有多个焊垫。
18. 根据权利要求14所述的多芯片堆叠结构，其中，该芯片承载件为球栅阵列式基板、平面栅阵列式基板及导线架的其中一者。
19. 根据权利要求14所述的多芯片堆叠结构，其中，该第三芯片利用胶膜包线技术，以间隔一绝缘胶膜而堆叠于该第一芯片组及第二芯片上。
20. 根据权利要求14所述的多芯片堆叠结构，其中，该第一芯片及第二芯片选择利用一般打线方式及反向焊接方式的其中一者，而电性连接至该芯片承载件。
21. 根据权利要求14所述的多芯片堆叠结构，复包括于第三芯片上以阶状方式堆叠第四芯片。
22. 根据权利要求21所述的多芯片堆叠结构，其中，该第三芯片及第四芯片选择利用一般打线方式及反向焊接方式的其中一者，而电性连接至该芯片承载件。
23. 根据权利要求21所述的多芯片堆叠结构，其中，该第四芯片为内存芯片。
24. 根据权利要求21所述的多芯片堆叠结构，复包括于该芯片承载件上形成包覆该第一芯片组与第二、第三及第四芯片的封装胶体。
25. 根据权利要求14所述的多芯片堆叠结构，其中，该绝缘胶膜为环氧树脂材料。
26. 根据权利要求14所述的多芯片堆叠结构，其中，该第二及第三芯片相对该芯片承载件的投影位置是位于该第一芯片组相对该芯片承载件的投影位置内。
CN200710186548XA 2007-12-07 2007-12-07 多芯片堆叠结构及其制法 Active CN101452861B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN200710186548XA CN101452861B (zh) 2007-12-07 2007-12-07 多芯片堆叠结构及其制法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN200710186548XA CN101452861B (zh) 2007-12-07 2007-12-07 多芯片堆叠结构及其制法

Publications (2)

Publication Number Publication Date
CN101452861A CN101452861A (zh) 2009-06-10
CN101452861B true CN101452861B (zh) 2011-01-26

Family

ID=40735018

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200710186548XA Active CN101452861B (zh) 2007-12-07 2007-12-07 多芯片堆叠结构及其制法

Country Status (1)

Country Link
CN (1) CN101452861B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103650129A (zh) * 2011-05-19 2014-03-19 港大科桥有限公司 芯片堆叠
CN102263080B (zh) * 2011-07-29 2015-06-17 天水华天科技股份有限公司 带双凸点的四边扁平无引脚三ic芯片封装件及其生产方法
CN112466759A (zh) * 2020-11-09 2021-03-09 太极半导体（苏州）有限公司 一种防止贴片后焊线塌陷弯曲的封装方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1873972A (zh) * 2005-05-30 2006-12-06 矽品精密工业股份有限公司 多芯片堆栈结构

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1873972A (zh) * 2005-05-30 2006-12-06 矽品精密工业股份有限公司 多芯片堆栈结构

Also Published As

Publication number Publication date
CN101452861A (zh) 2009-06-10

Similar Documents

Publication Publication Date Title
TWI415201B (zh) 多晶片堆疊結構及其製法
KR20150085687A (ko) 계단식 적층 구조를 갖는 반도체 패키지
US20080174030A1 (en) Multichip stacking structure
TWI481001B (zh) 晶片封裝結構及其製造方法
CN101452860B (zh) 多芯片堆叠结构及其制法
CN102693965B (zh) 封装堆迭结构
WO2013007029A1 (en) Chip-on-package structure for multiple die stacks
CN103250246A (zh) 具有线上膜及铜线的薄型多晶片堆迭封装件的方法及系统
CN101452861B (zh) 多芯片堆叠结构及其制法
CN102176450B (zh) 高密度系统级封装结构
CN202394956U (zh) 半导体封装构造
CN101667545B (zh) 多芯片堆叠结构及其制法
CN101236962A (zh) 多芯片堆叠结构及其制法
CN101355040B (zh) 多芯片堆叠结构及其制法
CN203774319U (zh) 堆叠式封装结构
CN101131992A (zh) 多芯片堆栈式的封装结构
CN103515361B (zh) 具堆栈结构的封装件及其制法
CN102891137A (zh) 半导体封装件
US8653660B2 (en) Semiconductor device and package
JP2010087403A (ja) 半導体装置
CN101393908B (zh) 多芯片堆栈的封装结构及其封装方法
CN104103605B (zh) 半导体封装件及其制法
CN100411170C (zh) 多芯片堆栈结构
CN216902942U (zh) 一种堆叠芯片封装及存储器
CN213071124U (zh) 一种eMCP芯片的交错堆叠结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant