CN216902942U - 一种堆叠芯片封装及存储器 - Google Patents

一种堆叠芯片封装及存储器 Download PDF

Info

Publication number
CN216902942U
CN216902942U CN202220629955.3U CN202220629955U CN216902942U CN 216902942 U CN216902942 U CN 216902942U CN 202220629955 U CN202220629955 U CN 202220629955U CN 216902942 U CN216902942 U CN 216902942U
Authority
CN
China
Prior art keywords
intermediate layer
chip
stacked
substrate
bare
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202220629955.3U
Other languages
English (en)
Inventor
古德宗
廖浚男
范光宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhejiang Ruizhaoxin Semiconductor Technology Co ltd
Original Assignee
Zhejiang Ruizhaoxin Semiconductor Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhejiang Ruizhaoxin Semiconductor Technology Co ltd filed Critical Zhejiang Ruizhaoxin Semiconductor Technology Co ltd
Priority to CN202220629955.3U priority Critical patent/CN216902942U/zh
Application granted granted Critical
Publication of CN216902942U publication Critical patent/CN216902942U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating

Landscapes

  • Die Bonding (AREA)

Abstract

本实用新型公开了一种堆叠芯片封装及存储器，其中堆叠芯片封装包括：一基板，具有一垂直方向与一水平方向；一组裸芯片，堆叠在基板的垂直方向上，基板上方的第N个裸芯片至位于最顶层的裸芯片之间具有至少一层中间层，且贴合在中间层两侧的两个裸芯片的位置相对应，所述N的数值大于或者等于3；其中，在不与中间层接触的裸芯片中，位于上方的裸芯片相较于位于下方的前一个裸芯片在基板的水平方向上存在偏移，由此构成阶梯状的叠层。本实用新型通过阶梯状的叠层结构，可以在相同的空间内提供更多的裸芯片，在缩小芯片尺寸的同时，还能有效地增强电子产品的功能和性能，且通过在一定层数使用的FOW膏及其相应的排布方式，可以降低FOW膏的用量并保证连接强度，继而降低成本。

Description

一种堆叠芯片封装及存储器
技术领域
本实用新型涉及半导体存储器件技术领域，尤其是涉及一种堆叠芯片封装及具有该芯片封装的存储器。
背景技术
随着电子产品日趋便利化，要求也往轻、薄、短、小发展，所以对现有的芯片要求更高，除了更小，更薄之外，还要附加更多功能。这对整个半导体行业提出了新的挑战。从晶圆制程方面来说，制程的改进从早期的180nm，一直到最新的7nm，5nm，甚至3nm。这样的发展也使芯片小型化，轻薄化，多功化得以实现。
从封装技术面来讨论，在同样的IC体积内，如何塞入更多的芯片，是发展趋势，传统的封装是2D平面，也就是将单一晶圆芯片黏贴于基板（substrate），然后再以合金线连接基本上的焊点，最后塑封，形成单一颗IC芯片（CHIP）。
由此，形成了3D堆叠封装结构，例如：
在专利文献1中公开的一种半导体封装，包括：基础基板；印刷电路板，其设置在基础基板上；第一芯片层叠物，其在印刷电路板的一侧设置在基础基板上，并且包括在面向印刷电路板的第一偏移方向上偏移层叠的第一半导体芯片；第二芯片层叠物，其设置在第一芯片层叠物上，并且包括在背离印刷电路板的第二偏移方向上偏移层叠的第二半导体芯片；第三芯片层叠物，其在印刷电路板的另一侧设置在基础基板上，并且包括在第二偏移方向上偏移层叠的第三半导体芯片；以及第四芯片层叠物，其设置在第三芯片层叠物上，并且包括在第一偏移方向上偏移层叠的第四半导体芯片，其中，第二芯片层叠物和第四芯片层叠物通过印刷电路板与基础基板电连接。
在专利文献2中，公开的多层芯片堆叠封装结构包括基板、堆叠在基板上的基底芯片组、堆叠在基底芯片组左侧并呈阶梯状向左倾斜的第一堆叠芯片组、堆叠在第一堆叠芯片组上并呈阶梯状向右倾斜的第二堆叠芯片组、堆叠在基底芯片组右侧并呈阶梯状向右倾斜的第三堆叠芯片组、堆叠在第三堆叠芯片组上并呈阶梯状向左倾斜的第四堆叠芯片组、以及堆叠在基底芯片组中部的中间叠层芯片组；其中，第二堆叠芯片组部分堆叠在中间叠层芯片组的左侧，第四堆叠芯片组部分堆叠在中间叠层芯片组的右侧。
以上两个专利文献，均实现了3D堆叠，但是，专利文献1与专利文献2对于空间的需求较大，且存在滥用粘合层的情况，增加了无效的生产成本，存在不足。
专利文献1 CN112670266A。
专利文献2 CN111554673A。
发明内容
本实用新型是为了避免现有技术存在的不足之处，提供了一种在低成本下实现高效散热功能的固态硬盘。
本实用新型解决技术问题采用如下技术方案：
本实用新型提供的一种堆叠芯片封装，包括：一基板，具有一垂直方向与一水平方向；
一组裸芯片，堆叠在基板的垂直方向上，基板上方的第N个裸芯片至位于最顶层的裸芯片之间具有至少一层中间层，且贴合在中间层两侧的两个裸芯片的位置相对应，所述N的数值大于或者等于3；
其中，在不与中间层接触的裸芯片中，位于上方的裸芯片相较于位于下方的前一个裸芯片在基板的水平方向上存在偏移，由此构成阶梯状的叠层。
在数个实施方式中，裸芯片与基板之间通过导线进行连接，导线一端接引在裸芯片边缘的焊点上，其另一端接引在基板的焊点上。
通过导线实现键合连接。
在数个实施方式中，中间层覆盖位于其下方的且相贴合的裸芯片上的焊点。
通过中间层覆盖焊点，便于导线从该焊点引出并固定。
在数个实施方式中，中间层完全覆盖与其相贴合的裸芯片的端面。
在数个实施方式中，中间层以条状且间隔的设置在与其相贴合的裸芯片的端面。
在数个实施方式中，中间层以点状且间隔的设置在与其相贴合的裸芯片的端面。
在数个实施方式中，中间层为流体FOW膏。
通过中间层，可以实现电路的连接和对功能芯片的支持作用，FOW经过烘烤后会完全固化，减少流动性降低，可以保证芯片在进行金线键合的过程中没有悬空的PAD存在，不会造成金线键合时产生大的形变的问题。
本实用新型通过阶梯状的叠层结构，可以在相同的空间内提供更多的裸芯片，在缩小芯片尺寸的同时，还能有效地增强电子产品的功能和性能。且通过在一定层数使用的FOW膏及其相应的排布方式，可以降低FOW膏的用量并保证连接强度，继而降低成本。
附图说明
本文所描述的附图仅用于所选择实施例的阐述目的，而不代表所有可能的实施方式，且不应认为是本实用新型的范围的限制。
图1示意性地示出了本堆叠芯片封装的整体结构；
图2示意性地示出了图1中流体FOW膏结合在裸芯片上的其一结构；
图3示意性地示出了图1中流体FOW膏结合在裸芯片上的其二结构。
具体实施方式
下面，详细描述本实用新型的实施例，为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。
因此，以下提供的本实用新型的实施例的详细描述并非旨在限制要求保护的本实用新型的范围，而是仅仅表示本实用新型的选定实施例，基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
本文使用的术语旨在解释实施例，并且不旨在限制和/或限定本实用新型。
例如，“在某一方向”、“沿某一方向”、“平行”、“正交”、“中心”、“相对”、“前后左右”等表示相对或绝对配置的表述，不仅表示严格意义上如此配置，还表示具有公差、或具有可得到相同功能程度的角度或距离而相对地位移的状态。
实施例1
如图1所示，本堆叠芯片封装，主要包括一基板10、一组裸芯片20以及一定数量的中间层，基板10具有一垂直方向101与一水平方向102，裸芯片20相应的堆叠在基板10的垂直方向101上，基板10上方的第N个裸芯片20至位于最顶层的裸芯片20之间具有至少一层中间层30，且贴合在中间层30两侧的两个裸芯片20的位置相对应，N的数值大于或者等于3，并且，在不与中间层30接触的裸芯片20中，位于上方的裸芯片20相较于位于下方的前一个裸芯片20在基板10的水平方向102上存在偏移，偏移的值都是固定的，由此构成稳定的阶梯状的叠层。
在此，中间层30采用流体fow膏，由非挥发性环氧树脂、苯酚树脂、丙烯酸橡胶、硅填充物组成，经过烘烤后会完全固化，减少流动性降低。
相应的，基板10在此采用封装基板即可，用以承载裸芯片20，裸芯片20采用减薄的硅片，形状与规格都是一致的，减薄后的硅片硬且脆，在裸芯片20堆叠的层数较小时，如5层裸芯片20以下，由于堆叠时各自作用的摩擦力与压力，叠层不会发生翘曲及倾倒，因此，在低层裸芯片20的之间可以不加以fow膏进行粘接加固，由此降低部分fow膏的用量。
裸芯片20与基板10之间通过导线40进行电性连接，导线40一端接引在裸芯片20边缘的焊点50上，其另一端接引在基板10的焊点50上，导线采用的是合金线即可，堆叠时，不具备中间层30的焊点50的位置都是在同一侧的，即都暴露在外的，便于进行引线。
相应的，在高层裸芯片20的位置，如第5层以上的裸芯片20，以两个裸芯片20为一对在其中间辅以中间层30进行粘接，如第5、第6个裸芯片20之间具有中间层30，第7、第8个裸芯片20之间也具有中间层30，第7、第6个裸芯片20之间则相应的发生水平方向的偏移，继续构成阶梯状的叠层。
在此，中间层30是完全覆盖与其相贴合的裸芯片20的端面，特别是需要覆盖位于其下方的且相贴合的裸芯片20上的焊点50，由此，在导线40布置完成之后，在相应位置涂覆中间层30，再进行下一个裸芯片20的堆叠，在固化之后即可对其内的焊点与导线的连接处进行固定包覆，便于焊点被隐藏的情况下进行引线。
实施例2
如图2所示，与实施例1的区别在于，中间层30的布置方式，在此，中间层30是以条状且间隔的设置在与其相贴合的裸芯片20的端面，即若焊点50是在裸芯片20的端面的长度方向上布置的，则条状的fow膏在长度方向涂布与裸芯片的长度一致，而在宽度方向上发生间距，保证对焊点的完整覆盖，同时减少中间层的用量。
实施例3
如图3所示，与实施例1的区别在于，中间层30的布置方式，在此，中间层30以点状且间隔的设置在与其相贴合的裸芯片20的端面，即中间层30均匀的涂布在裸芯片20的端面上，且每个焊点上均涂布有点状的fow膏，保证对焊点的完整覆盖，同时也减少了中间层的用量。
本实用新型叙述了优选实施方案，包括本实用新型人所知的进行本实用新型的最佳方式。当然，本领域熟练技术人员显然可以看出这些优选实施方案的变化。本实用新型人预想熟练技术人员可以酌情使用该变化，本实用新型人指出本实用新型可以按照不同于本文具体所述的其它方式实施。因此，本实用新型包括由权利要求书定义的本实用新型主旨和范围所包括的所有改进。而且，除非另有陈述或内容上明显矛盾，本实用新型包括任何上述因素及其所有可能的变化。

Claims (8)

1.一种堆叠芯片封装，其特征在于， 包括：
一基板，具有一垂直方向与一水平方向；
一组裸芯片，堆叠在基板的垂直方向上，基板上方的第N个裸芯片至位于最顶层的裸芯片之间具有至少一层中间层，且贴合在中间层两侧的两个裸芯片的位置相对应，所述N的数值大于或者等于3；
其中，在不与中间层接触的裸芯片中，位于上方的裸芯片相较于位于下方的前一个裸芯片在基板的水平方向上存在偏移，由此构成阶梯状的叠层。
2.根据权利要求1所述的一种堆叠芯片封装，其特征在于， 所述裸芯片与基板之间通过导线进行连接，导线一端接引在裸芯片边缘的焊点上，其另一端接引在基板的焊点上。
3.根据权利要求2所述的一种堆叠芯片封装，其特征在于， 所述中间层覆盖位于其下方的且相贴合的裸芯片上的焊点。
4.根据权利要求3所述的一种堆叠芯片封装，其特征在于， 所述中间层完全覆盖与其相贴合的裸芯片的端面。
5.根据权利要求3所述的一种堆叠芯片封装，其特征在于，所述中间层以条状且间隔的设置在与其相贴合的裸芯片的端面。
6.根据权利要求3所述的一种堆叠芯片封装，其特征在于，所述中间层以点状且间隔的设置在与其相贴合的裸芯片的端面。
7.根据权利要求1-6任一项所述的一种堆叠芯片封装，其特征在于，所述中间层为流体FOW膏。
8.一种存储器，其特征在于，包括权利要求1-6任一项所述的堆叠芯片封装。
CN202220629955.3U 2022-03-23 2022-03-23 一种堆叠芯片封装及存储器 Active CN216902942U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202220629955.3U CN216902942U (zh) 2022-03-23 2022-03-23 一种堆叠芯片封装及存储器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202220629955.3U CN216902942U (zh) 2022-03-23 2022-03-23 一种堆叠芯片封装及存储器

Publications (1)

Publication Number Publication Date
CN216902942U true CN216902942U (zh) 2022-07-05

Family

ID=82190179

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202220629955.3U Active CN216902942U (zh) 2022-03-23 2022-03-23 一种堆叠芯片封装及存储器

Country Status (1)

Country Link
CN (1) CN216902942U (zh)

Similar Documents

Publication Publication Date Title
KR102247916B1 (ko) 계단식 적층 구조를 갖는 반도체 패키지
KR102556518B1 (ko) 상부 칩 스택을 지지하는 서포팅 블록을 포함하는 반도체 패키지
US7368811B2 (en) Multi-chip package and method for manufacturing the same
US7705468B2 (en) Stacked semiconductor package that prevents damage to semiconductor chip when wire-bonding and method for manufacturing the same
US8729689B2 (en) Stacked semiconductor package
TWI415201B (zh) 多晶片堆疊結構及其製法
US20080174030A1 (en) Multichip stacking structure
TWI481001B (zh) 晶片封裝結構及其製造方法
US8492889B2 (en) Semiconductor package
JP2008078367A (ja) 半導体装置
US8729688B2 (en) Stacked seminconductor package
US20060157830A1 (en) Semiconductor package using flexible film and method of manufacturing the same
CN216902942U (zh) 一种堆叠芯片封装及存储器
TWI395273B (zh) 多晶片堆疊結構及其製法
CN103515361B (zh) 具堆栈结构的封装件及其制法
CN101452861B (zh) 多芯片堆叠结构及其制法
JP2010087403A (ja) 半導体装置
CN101236962A (zh) 多芯片堆叠结构及其制法
TWI306217B (en) Insertion-type semiconductor device and fabrication method thereof
CN104103605A (zh) 半导体封装件及其制法
US20230076668A1 (en) Method for manufacturing semiconductor device
TW200839983A (en) Semiconductor package with wire-bonding connections
KR20090011966A (ko) 스택 패키지 및 그의 제조 방법
TWI402962B (zh) 多晶片堆疊在導線架上之半導體封裝構造及其導線架
KR100681686B1 (ko) 반도체 패키지

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant