CN202394957U - 半导体晶圆及封装构造 - Google Patents

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Abstract

本实用新型公开一种半导体晶圆及封装构造，所述半导体晶圆包含：数个双面电路芯片；一绝缘连接区，连接及支撑所述数个双面电路芯片；一第一重布线层，形成在所述数个双面电路芯片及绝缘连接区的一第一表面上，并电性连接所述双面电路芯片的一第一表面电路层；以及一第二重布线层，形成在所述数个双面电路芯片及绝缘连接区的一第二表面上，并电性连接所述双面电路芯片的一第二表面电路层。因此，不但可增加芯片本身的电路层数及提高封装构造的整体电路布局密度，而且亦可使整个封装构造的体积轻薄短小化。

Description

半导体晶圆及封装构造
技术领域
本实用新型涉及一种半导体晶圆及封装构造，特别是有关于一种具有双面电路布局及重布线层的半导体晶圆以及具有由此半导体晶圆切割出的双面电路芯片的封装构造。
背景技术
现今，半导体封装产业为了满足各种高密度封装的需求，逐渐发展出各种不同型式的封装构造，其中各种不同的系统封装(system in package，SIP)设计概念常用于架构高密度封装构造。一般而言，系统封装可分为多芯片模块(multi chip module，MCM)、封装体上堆叠封装体(package on package，POP)及封装体内堆叠封装体(package in package，PIP)等。所述多芯片模块(MCM)是指在同一基板上布设数个芯片，在设置芯片后，再利用同一封装胶体包埋所有芯片，且依芯片排列方式又可将其细分为堆叠芯片(stacked die)封装或并列芯片(side-by-side)封装。再者，所述封装体上堆叠封装体(POP)的构造是指先完成一具有基板的第一封装体，接着再于第一封装体的封装胶体上表面堆叠另一完整的第二封装体，第二封装体会透过适当的转接元件电性连接至第一封装体的基板上，因而成为一复合封装构造。相较之下，所述封装体内堆叠封装体(PIP)的构造则是更进一步利用另一封装胶体将第二封装体、转接元件及第一封装体的原封装胶体等一起包埋固定在第一封装体的基板上，因而成为一复合封装构造。
举例来说，请参照图1所示，其揭示一种现有具堆叠芯片的封装构造，其包含一封装基板11、一第一芯片12、一第二芯片13、数条第一导线14及数条第二导线15。所述封装基板11依序承载所述第一芯片12及第二芯片13，其中所述第一芯片12例如为中央处理单元(CPU)的芯片，所述第二芯片13例如为适当规格的记忆体芯片(如DRAM或FLASH)。所述第一芯片12的有源表面朝上，及其背面朝下且贴附于所述封装基板11上；所述第二芯片13的有源表面朝上，及其背面朝下且贴附于所述第一芯片12的有源表面上。所述第一芯片12及所述第二芯片13分别通过所述第一导线14及第二导线15电性连接所述封装基板11。
再者，请参照图2所示，其揭示另一种现有多芯片的封装构造，其包含一导线架21、一第一芯片22、一第二芯片23、数条第一导线24及数条第二导线25。所述导线架21具有一芯片承座211、数根第一引脚212及数根第二引脚213，其中所述第一引脚212及第二引脚213交错排列在所述芯片承座211的至少两侧。所述第一芯片22例如为中央处理单元(CPU)的芯片，所述第二芯片23例如为适当规格的记忆体芯片(如DRAM或FLASH)。所述第一芯片22的有源表面朝下，及其背面朝上且贴附于所述芯片承座211的下表面；所述第二芯片23的有源表面朝上，及其背面朝下且贴附于所述芯片承座211的上表面。所述第一芯片22及所述第二芯片23分别通过所述第一导线24及第二导线25电性连接所述第一引脚212及第二引脚213。
虽然，图1或2的封装构造可以将两个或以上的芯片整合在同一封装构造中，但其包含的每一芯片实际上皆仅在单一表面(有源表面)上形成电路，至于各芯片的另一表面(背面)并不具有功能性电路。因此，在芯片等级上，要使每一芯片的有源表面再进一步提高电路布局密度并不容易，例如可能受限于晶圆的0.09或0.13微米电路制造技术。另外，在封装构造等级上，要使单一封装构造包含多个芯片并再进一步减少其体积或再进一步提高电路布局密度同样也不容易，例如多个芯片将占用颇多基板或导线架的空间，或必需使用颇多的金线、铜线或锡凸块，其也会占用不少的有限封装空间。结果，目前封装产业已无法再设计出比多芯片封装构造具有更高电路布局密度的封装设计。
故，有必要提供一种半导体晶圆及封装构造，以解决现有技术所存在的问题。
实用新型内容
有鉴于此，本实用新型提供一种半导体晶圆及封装构造，以解决现有多芯片封装技术所存在的再进一步提高电路布局密度的技术问题。
本实用新型的主要目的在于提供一种半导体晶圆及封装构造，其首先制作出具有双面电路布局及重布线层的半导体晶圆，接着再由重新布置排列位置的半导体晶圆切割出双面电路芯片，因此确实能利用双面电路芯片来增加芯片本身的电路层数及提高封装构造的整体电路布局密度，并进而使整个封装构造的体积能顺利实现轻薄短小化。
为达成本实用新型的前述目的，本实用新型提供一种半导体晶圆，其中所述半导体晶圆包含：
数个双面电路芯片，具有一第一表面电路层及一第二表面电路层；
一绝缘连接区，连接及支撑所述数个双面电路芯片，其中所述数个双面电路芯片是呈阵列状的等距排列在所述绝缘连接区中；
一第一重布线层(redistribution layer，RDL)，形成在所述数个双面电路芯片及绝缘连接区的一第一表面上，并具有数条第一重分布线路以电性连接所述双面电路芯片的第一表面电路层，且具有数个裸露的第一焊垫；以及
一第二重布线层，形成在所述数个双面电路芯片及绝缘连接区的一第二表面上，并具有数条第一重分布线路以电性连接所述双面电路芯片的第二表面电路层，且具有数个裸露的第二焊垫。
在本实用新型的一实施例中，所述半导体晶圆选自一硅晶圆，所述双面电路芯片各为一硅芯片区。
在本实用新型的一实施例中，所述绝缘连接区为一环氧树脂层。
在本实用新型的一实施例中，所述第一表面电路层选自中央处理单元(CPU)、逻辑集成电路(logic IC)、微机电系统(MEMS)或整合式无源元件装置(IPD)的表面电路，但也可选自动态随机存取记忆体(DRAM)或闪存记忆体(FLASH)的表面电路。
在本实用新型的一实施例中，所述第二表面电路层选自动态随机存取记忆体或闪存记忆体的表面电路，但也可选自中央处理单元、逻辑IC、微机电系统或整合式无源元件装置的表面电路。
再者，本实用新型提供另一种半导体封装构造，其中所述半导体封装构造包含：
至少一双面电路芯片，其具有：
一双面电路芯片，具有一第一表面电路层及一第二表面电路层；
一周边绝缘区，形成在所述双面电路芯片的周边；
一第一重布线层，形成在所述双面电路芯片及周边绝缘区的一第一表面上，并具有数条第一重分布线路以电性连接所述双面电路芯片的第一表面电路层，且具有数个裸露的第一焊垫；及
一第二重布线层，形成在所述双面电路芯片及周边绝缘区的一第二表面上，并具有数条第一重分布线路以电性连接所述双面电路芯片的第二表面电路层，且具有数个裸露的第二焊垫；
一载板，承载所述双面电路芯片，并具有数个电性连接部；
数个第一电性连接元件，用以电性连接在所述双面电路芯片的第一重布线层的第一焊垫以及所述载板的电性连接部之间；以及
数个第二电性连接元件，用以电性连接在所述双面电路芯片的第二重布线层的第二焊垫以及所述载板的电性连接部之间。
在本实用新型的一实施例中，所述双面电路芯片各为一硅芯片区，所述周边绝缘区为一环氧树脂层。
在本实用新型的一实施例中，所述载板选自一封装基板，所述电性连接部是数个接垫。
在本实用新型的一实施例中，所述载板选自一导线架，所述电性连接部是数个引脚。
在本实用新型的一实施例中，所述第一电性连接元件选自打线(wirebonding)工艺使用的数条金线或铜线。或者，所述第一电性连接元件选自倒装芯片(flip chip，FC)工艺使用的数个锡凸块(bumps)、金凸块或铜柱状(Cu pillar)凸块。
在本实用新型的一实施例中，所述第二电性连接元件选自打线工艺使用的数条金线或铜线。或者，所述第二电性连接元件选自倒装芯片工艺使用的数个锡凸块、金凸块或铜柱状凸块。
附图说明
图1是一现有具堆叠芯片的封装构造的示意图。
图2是另一现有多芯片的封装构造的示意图。
图3A、3B、3C及3D是本实用新型第一实施例半导体晶圆及双面电路芯片的制造方法各步骤的示意图。
图4是本实用新型第一实施例半导体封装构造的示意图。
图5是本实用新型第二实施例半导体封装构造的示意图。
具体实施方式
为让本实用新型上述目的、特征及优点更明显易懂，下文特举本实用新型较佳实施例，并配合附图，作详细说明如下。再者，本实用新型所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本实用新型，而非用以限制本实用新型。
请参照图3A、3B、3C及3D所示，其概要揭示本实用新型第一实施例半导体晶圆及双面电路芯片的制造方法各步骤的示意图，本实用新型将于下文利用图3A至3D逐一详细说明第一实施例之上述各步骤的制造过程及其加工原理。
请参照图3A所示，本实用新型第一实施例的半导体晶圆及双面电路芯片的制造方法首先是：提供一半导体晶圆30，其中所述半导体晶圆30是以晶圆制造工艺先在其第一表面加工形成第一表面电路层(未绘示)，接着以一保护胶带(未绘示)保护第一表面电路层，并在一支撑框(未绘示)的支撑下进行翻面动作；随后，再以晶圆制造工艺在其第二表面加工形成第二表面电路层(未绘示)。如此，即可使所述半导体晶圆30具有双面电路层，且可以预定义出数个双面电路芯片31，此时的双面电路芯片31仍相互邻接，尚未进行分割单离。再者，所述半导体晶圆30例如选自一硅晶圆，同时所述数个双面电路芯片31即为数个硅芯片区，但并不限于此。
请参照图3B所示，本实用新型第一实施例的半导体晶圆及双面电路芯片的制造方法接着是：对图3A的半导体晶圆30进行切割，以形成每个独立单一的双面电路芯片31，另外准备一支撑框34和一保护胶带33，但也可以使用其他等效支撑元件来替代。此时，利用机械手臂逐一吸取而将已各自独立的双面电路芯片31依序重新布置于此支撑框34的保护胶带33上，因而形成另一个重新布置排列位置的半导体晶圆38。在切割后，每二相邻双面电路芯片31之间各具有一间距32，接着对所述间距32进行注胶作业，以在所述间距32位置形成一绝缘连接区35，所述绝缘连接区35例如为一环氧树脂层，其材料特别是可做为电路板绝缘层或封装胶材的环氧树脂化合物，但并不仅限于此。所述绝缘连接区35可以绝缘的连接及支撑所述数个双面电路芯片31，其中所述数个双面电路芯片31是概呈阵列/矩阵状的等距排列在所述绝缘连接区32中。
请参照图3C所示，本实用新型第一实施例的半导体晶圆及双面电路芯片的制造方法接着是：使用封装基板(或晶圆)形成表面线路的工艺，在所述双面电路芯片31及绝缘连接区32的第二及第一表面上分别形成数层交替堆叠的绝缘层及金属线路层，以共同构成一重布线层(redistribution layer，RDL)36。也就是，在所述数个双面电路芯片31及绝缘连接区32的第二表面上形成一第二重布线层，及接着进行翻面使第一表面朝上，并撕去原来在第二表面上的保护胶带33及支撑框34。接着，再使用另一组保护胶带及支撑框改为贴附支撑所述数个双面电路芯片31及绝缘连接区32的第二表面，以便在所述数个双面电路芯片31及绝缘连接区32的第一表面上形成一第一重布线层。这些重布线层36的设置目的将于下文另予说明。
请参照图3C及3D所示，本实用新型第一实施例的半导体晶圆及双面电路芯片的制造方法最后是：沿所述间距32的延伸方向进行切割所述绝缘连接区32，以分离出数颗双面电路芯片40，其中每一颗双面电路芯片40皆包含：一双面电路芯片41、一周边绝缘区42、一第一重布线层43及一第二重布线层44。所述双面电路芯片41即相等于图3C的双面电路芯片31，且具有一第一表面电路层411及一第二表面电路层412。所述双面电路芯片40也可以视为是具有双面电路的晶圆级芯片尺寸封装体(WLCSP)。所述第一表面电路层411例如为中央处理单元(CPU)、逻辑IC(logic IC)、微机电系统(MEMS)或整合式无源元件装置(IPD)的表面电路，及所述第二表面电路层412例如为动态随机存取记忆体(DRAM)或闪存记忆体(FLASH)的表面电路，但并不限于此，例如两者之选择族群可以对调，或选择形成相同的表面电路。所述周边绝缘区42即是图3C的绝缘连接区32切割分离后的剩余部份，所述周边绝缘区42形成在所述双面电路芯片41的周边。所述第一重布线层43即是图3C的其中一重布线层36，所述第一重布线层43形成在所述双面电路芯片41及周边绝缘区42的一第一表面上，并具有数条第一重分布线路430以电性连接所述双面电路芯片41的第一表面电路层411，且具有数个裸露的第一焊垫431。
相似的，所述第二重布线层44即是图3C的另一重布线层36，所述第二重布线层44形成在所述双面电路芯片41及周边绝缘区42的一第二表面上，并具有数条第一重分布线路440以电性连接所述双面电路芯片41的第二表面电路层412，且具有数个裸露的第二焊垫441。所述第一及第二重布线层43、44的设置目的在于将所述双面电路芯片31的第一及第二表面电路层411、412的焊垫(未绘示)通过所述重布线层36的金属线路向外延伸到所述周边绝缘区42的第一及第二表面上，以便使最后的裸露的第一及第二焊垫431、441具有适当焊垫尺寸及焊垫间距，以适合在后续应用中用于向外电性连接导线或凸块。
请参照图4所示，在本实用新型按照上述制造方法获得所述双面电路芯片40后，即可用于进一步加工成为一半导体封装构造。如图4所示，在本实用新型第一实施例中，一半导体封装构造包含：至少一双面电路芯片40、一导线架50、数条第一导线61、数条第二导线62以及一封装胶体60。所述双面电路芯片40包含一双面电路芯片41、一周边绝缘区42、一第一重布线层43及一第二重布线层44，其细部构造相同于上文针对图3D所作的说明，故于此不再另予详细描述。所述双面电路芯片40的数量依需求可使用一颗或以上。所述导线架50用以做为一载板，以承载所述双面电路芯片40。所述导线架50具有一芯片承座51、数根第一引脚52及数根第二引脚53，其中所述第一引脚52及第二引脚53即为所述导线架50的电性连接部。所述芯片承座51用以承载所述双面电路芯片40，并使所述第一重布线层43朝上及所述第二重布线层44朝下(或相反配置)，所述芯片承座51优选具有一中间开口(未标示)，以至少裸露所述第二重布线层44的焊垫441。所述芯片承座51通常可通过一黏着胶带的媒介来稳固的承载所述双面电路芯片40。
再者，在本实施例中，所述第一导线61及第二导线62分别做为第一及第二电性连接元件，例如可选自打线(wire bonding)工艺使用的数条金线或铜线。所述第一导线61用以电性连接在所述双面电路芯片40的第一重布线层43的焊垫431以及所述导线架50(载板)的第一引脚52(电性连接部)之间，同时所述第二导线62用以电性连接在所述双面电路芯片40的第二重布线层44的焊垫441以及所述导线架50(载板)的第二引脚53(电性连接部)之间。在完成电性连接后，即可利用所述封装胶体60来包覆保护所述双面电路芯片40、第一导线61、第二导线62、芯片承座51以及所述第一引脚52及第二引脚53的内端部等部位。如此，即可顺利封装成为具有所述双面电路芯片40的一半导体封装构造。
请参照图5所示，本实用新型第二实施例的半导体晶圆及封装构造相似于本实用新型第一实施例，并大致沿用相同于图3D的元件名称及图号，但第二实施例不同于第一实施例的差异特征在于：所述第二实施例的半导体封装构造包含：至少一双面电路芯片40、一封装基板70、数条导线81、数条凸块82以及一封装胶体80。所述双面电路芯片40包含一双面电路芯片41、一周边绝缘区42、一第一重布线层43及一第二重布线层44，其细部构造相同于上文针对图3D所作的说明，故于此不再另予详细描述。所述双面电路芯片40的数量依需求可使用一颗或以上。所述封装基板70用以做为一载板，以承载所述双面电路芯片40。所述封装基板70具有数颗锡球71及数个接垫72，其中所述锡球71为所述封装基板70的输入/输出部，所述接垫72为所述封装基板70的电性连接部。所述封装基板70的上表面用以承载所述双面电路芯片40，并使所述第一重布线层43朝上及所述第二重布线层44朝下(或相反配置)，所述封装基板70通常可通过一黏着胶带的媒介来稳固的承载所述双面电路芯片40。
再者，在本实施例中，所述导线81及凸块82分别做为第一及第二电性连接元件，其中所述导线81例如可选自打线(wire bonding)工艺使用的数条金线或铜线，所述凸块82可选自倒装芯片(flip chip，FC)工艺使用的数个锡凸块(bumps)、金凸块或铜柱状(Cu pillar)凸块。所述导线81用以电性连接在所述双面电路芯片40的第一重布线层43的焊垫431以及所述封装基板70(载板)的接垫72(电性连接部)之间，同时所述凸块82用以电性连接在所述双面电路芯片40的第二重布线层44的焊垫441以及所述封装基板70(载板)的接垫72(电性连接部)之间。若改成所述第一重布线层43朝下及所述第二重布线层44朝上，则所述导线81及凸块82也可倒反配置成凸块及导线。在完成电性连接后，即可利用所述封装胶体80来包覆保护所述双面电路芯片40、导线81、凸块82、封装基板70的接垫72及一部份上表面等部位。如此，即可封装成为具有所述双面电路芯片40的另一种半导体封装构造。
如上所述，相较于现有多芯片封装技术存在无法再进一步提高电路布局密度的技术问题，图3A至5的本实用新型首先制作出具有双面电路布局及重布线层的半导体晶圆30，接着再由重新布置排列位置的半导体晶圆38切割出双面电路芯片40，因此确实能利用双面电路芯片40来增加芯片本身的电路层数及提高封装构造的整体电路布局密度，并进而使整个封装构造的体积能顺利实现轻薄短小化。
本实用新型已由上述相关实施例加以描述，然而上述实施例仅为实施本实用新型的范例。必需指出的是，已公开的实施例并未限制本实用新型的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本实用新型的范围内。

Claims (10)

1.一种半导体晶圆，其特征在于：所述半导体晶圆包含：
数个双面电路芯片，具有一第一表面电路层及一第二表面电路层；
一绝缘连接区，连接及支撑所述数个双面电路芯片，其中所述数个双面电路芯片是呈阵列状的等距排列在所述绝缘连接区中；
一第一重布线层，形成在所述数个双面电路芯片及绝缘连接区的一第一表面上，并具有数条第一重分布线路以电性连接所述双面电路芯片的第一表面电路层，且具有数个裸露的第一焊垫；以及
一第二重布线层，形成在所述数个双面电路芯片及绝缘连接区的一第二表面上，并具有数条第一重分布线路以电性连接所述双面电路芯片的第二表面电路层，且具有数个裸露的第二焊垫。
2.如权利要求1所述的半导体晶圆，其特征在于：所述第一表面电路层选自中央处理单元、逻辑集成电路、微机电系统、整合式无源元件装置、动态随机存取记忆体或闪存记忆体的表面电路。
3.如权利要求1所述的半导体晶圆，其特征在于：所述第二表面电路层选自动态随机存取记忆体、闪存记忆体、中央处理单元、逻辑集成电路、微机电系统或整合式无源元件装置的表面电路。
4.如权利要求1所述的半导体晶圆，其特征在于：所述双面电路芯片各为一硅芯片区，所述绝缘连接区为一环氧树脂层。
5.一种半导体封装构造，其特征在于：所述半导体封装构造包含：
至少一双面电路芯片，其具有：
一双面电路芯片，具有一第一表面电路层及一第二表面电路层；
一周边绝缘区，形成在所述双面电路芯片的周边；
一第一重布线层，形成在所述双面电路芯片及周边绝缘区的一第一表面上，并具有数条第一重分布线路以电性连接所述双面电路芯片的第 
一表面电路层，且具有数个裸露的第一焊垫；及
一第二重布线层，形成在所述双面电路芯片及周边绝缘区的一第二表面上，并具有数条第一重分布线路以电性连接所述双面电路芯片的第二表面电路层，且具有数个裸露的第二焊垫；
一载板，承载所述双面电路芯片，并具有数个电性连接部；数个第一电性连接元件，用以电性连接在所述双面电路芯片的第一重布线层的第一焊垫以及所述载板的电性连接部之间；以及
数个第二电性连接元件，用以电性连接在所述双面电路芯片的第二重布线层的第二焊垫以及所述载板的电性连接部之间。
6.如权利要求5所述的半导体封装构造，其特征在于：所述第一表面电路层选自中央处理单元、逻辑集成电路、微机电系统、整合式无源元件装置、动态随机存取记忆体或闪存记忆体的表面电路。
7.如权利要求5所述的半导体封装构造，其特征在于：所述第二表面电路层选自动态随机存取记忆体、闪存记忆体、中央处理单元、逻辑集成电路、微机电系统或整合式无源元件装置的表面电路。
8.如权利要求5所述的半导体封装构造，其特征在于：所述双面电路芯片各为一硅芯片区，所述绝缘连接区为一环氧树脂层。
9.如权利要求5所述的半导体封装构造，其特征在于：所述载板选自一封装基板，及所述电性连接部是数个接垫；或者所述载板选自一导线架，及所述电性连接部是数个引脚。
10.如权利要求5所述的半导体封装构造，其特征在于：所述第一及第二电性连接元件分别选自金线、铜线、锡凸块、金凸块或铜柱状凸块。 
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