TW548687B - Signal processing semiconductor integrated circuit device - Google Patents

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TW548687B
TW548687B TW090103242A TW90103242A TW548687B TW 548687 B TW548687 B TW 548687B TW 090103242 A TW090103242 A TW 090103242A TW 90103242 A TW90103242 A TW 90103242A TW 548687 B TW548687 B TW 548687B
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Nobuhiro Kasa
Yoshiyasu Tashiro
Kazuaki Hori
Original Assignee
Hitachi Ltd
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Description

548687 A7 五、發明說明（1 ) 本發明係有關於半導體積體電路中之_音降低技術，進 (請先閱讀背面之注意事項再填寫本頁) 步係有關於一種適用於一用以接收並處理複數種頻率帶 信號之信號處理用LSI(大型半導體積體電路）的有效技術， 且係關於一種利用於一例如攜帶型電話所用之以超外差方 式處理接收信號之無線通信用LSI的有效技術。 攜帶型電話所用無線通信系統已知有例如圖1 1所示之超 外差方式操線通信系統。在圖11之無線通信系統中，1 〇〇爲 信號波之收發用天線、101爲收發訊切換用開關、110爲一 將天線100所接收之信號加以放大並解調之收訊系電路、 120爲一對要由天線1〇〇發出之信號加以調變而改變頻率之 發訊系電路、130爲一用以產生這些收訊系電路11〇與發訊 系電路120所需要之本地振盪信號的振盪系電路、140爲一 用以從接收信號中取出聲音資料並將該聲音資料轉換成電 壓脈衝波的基頻信號處理電路、15〇爲一由一概括地控制整 個系統之微電腦所組成的系統控制器。切換開關1〇1會受栌 ，於一來自系統控制器150之控制信號TX/RX，而切換收訊信 號和發訊信號。 經濟部智慧財產局員工消費合作社印製 上述收訊系電路110包含··一用以從天線1〇〇所接收之作 號中之除去不想要訊號之由SAW濾波器等組成之頻帶限制 濾波器（FLT)lll ; —將通過濾波器m之信號加以放大之低 雜訊放大電路（LNA)112 ; —藉由將放大後之收訊信號，與 來自振i系電路13 0之本地振靈信號，加以合成而降頻爲中 -4- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 548687 A7 B7 五、發明說明（2) (請先閱讀背面之注意事項再填寫本頁) 頻信號的混波器（MIX) 113 ; —用以使一具有一相當於收訊 信號與本地振盪信號間之頻率差之頻率的信號通過的帶通 濾波器（BPF) 114 ; —用以將信號放大成所要之準位之增益 可控制的可程式增益放大器（PGA)115 ;以及一用以將調整 成所要振幅之信號，解調成基頻信號（I/Q)的解調器 (DeMOD) 〇 上述發訊系電路120包含：一調變器（MOD) 121，將來自 基頻信號處理電路140之成爲基頻信號（I/Q)而被輸入的發 訊信號，調變成RF信號；一混波器（U-MIX)122，將調變 後之信號與一來自振盪系電路130之振盪信號加以合成，而 升頻成所要發訊頻率之信號；以及一功率放大器（ΡΑ)123， 增大該經頻率轉換之發訊信號的電力，使其由天線100被發 送出去。 經濟部智慧財產局員工消費合作社印製 振盪系電路130包含：一電壓控制振盪電路（RFVCO) 132 ，供產生混波器113與122所使用之RF信號；一電壓控制振 盪電路（IFVCO) 131，用以產生解調器116與調變器121所需 中頻信號（一定頻率）；一合成器（SYN)133，用以將來自前 ，述VC0131和132之回授信號，與一利用晶體振盪器之頻率 精確度高且沒有溫度依存度之振盪電路所供給之基準信號 TCXO相比較，而產生對應於各別VCO之控制電壓；以及一 緩衝器（BFF)134，將RFVC0132所產生之振盪信號，分送給 收訊側混波器113與發訊側混波器122。又，藉由合成器 (SYN)133與RFVC0132，以及藉由合成器（SYN)133與 IFVC0131，將分別構成一稱之爲PLL(鎖相迴路）的閉迴路 -5- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 548687 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（3 ) 電路。 圖1 1之操線通仏系統係由1 〇個左右C晶片所構成，各 晶片係以各電路方塊112、113、115、ηδ、之類的單位 經半導體積體電路化而成。當像這樣藉由複數個1(：晶片， 來構成一處理收發訊信號之系統時，零件數相當多，且構 裝面積相當大。然而，尤其是攜帶型話機之類的攜帶型電 子裝置而言，由於必須作到小型化與低耗電化，因而如何 減少零件數實爲一重要之技術課題。 本發明者等人爲了減少該用以構成攜帶型話機之無線通 仏系統的IC等零件數，乃進行了 一將圖J J所示多數電路方 塊中的一些方塊，搭載於單一半導體上而成之[幻的開發。 圖1 2所不爲最初考慮之LSI上的各電路方塊佈局。在該圖中 ，被附加有一與圖1 1所示符號相同之符號的電路方塊爲相 同方塊。如同比較圖li與圖12可明白般，圖12所示之電路 方塊與圖1 1 一樣，約略沿著收發訊信號之流動而配置。 然而’如圖1 2所示，在一將各電路方塊單純地並列配置 於半導體晶片上的電路中，進行干擾波試驗後，清楚看出 CN比（載波信號雜訊比）有劣化情形。具體而言，在從天線 輸入-99dB之希望波之狀態下，當輸入-26犯頻率之干擾波 時’ CN比將劣化，且位元錯誤率會超過所希望之準位。 因此’本發明者等人即就一輸入干擾波時CN比會劣化的 原因作一檢討。以下，就檢討結果作一説明。 圖1 3顯示出輸入干擾波而使CN比劣化時之干擾波與希望 波的頻率分佈情形。在圖13中，標示著£買的爲希望波，標 -6 參紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
經濟部中央標準局員工消費合作社印製 548687 A7 B7 五、發明説明（4) 示fB的爲干擾波，且f RFLO爲一藉由圖1 2之混波器113與收 訊信號合成後之RF本地振盪信號，f IFW爲與f RFLO合成且 降頻後之希望波，f IFLO爲電壓控制振盪電路（IFVC〇) 132所 產生之中頻信號，f IFLO選擇一例如540MHz之頻率。接著 ，於一當輸入一 940MHz之希望波時，將一其f rfLO設定爲 1165MHz之RF信號送給混波器113，且將收訊信號降頻爲 225MHz之中頻信號fIFW之狀態下，當fB輸入935MHz之干 擾波時，在圖13中將呈現出一以fNl、fN2所示之雜訊成分。 其中，雜訊成分fNl雖然可以爲IF濾波器114所除去，但 由於fN2之頻率與該將希望波fW降頻後之225MHz信號 fIFW相同，因而無法以IF濾波器114除去，進而推測其CN 比將劣化。在一如圖12所示之振盪電路（IFVCO) 131與混波 器113被搭載於同一晶片上之LSI中，由於串音所成之雜訊 有由振盪電路（IFVCO) 131通過半導體基板而到混波器113之 虞，將成爲CN比會劣化的原因。 因此，本案發明者等人即認爲上述雜訊成分應是干擾波 、本地振靈信號以及中頻信號，或是這些之高譜波等相合 成之混附雜訊（spurious noise)，亦即，雜訊成分之頻率fN 可考慮以下式表示：
JN = A* fcRFLQ±B* fcIFLQ±C* JB 其中，A、B、c爲整數，「*」爲相乘。接著，在上式中 ’例如 f RFLO = 1165MHz、f IFLO = 540MHz、fB = 935MHz 時，若 A 二- 2、B = 3、C = 1，則 fN 二 225MHz，因此，可 推得上述所謂「雜訊成分應是干擾波、本地振盪信號與中 本紙張尺度適用中國國家榡準（CNS)八4規格（210x 297公瘦） --------0^II (請先閱讀背面之注意事項再填寫本頁)
、1T 548687 A7 經濟部智慧財產局員工消費合作社印製 五、發明說明（5 ) 頻#號’或是其高諧波等相合成者」的想法應是正確的結 論。又’本案發明者等人在開發當初，雖認爲若將一由如 圖1 2所不電路方塊組成的LSI搭載於SOI(矽上絕緣體）基板 上的話，應即可減少該通過基板而傳送之_音雜訊，然而 亦發現若僅使用SOI基板的話，對於混附雜訊之減低仍是不 夠充分的。 進一步，上述LSI雖係一基於一使用於單超外差式無線通 仏系統之k唬處理電路而設想者，但當採用一以第二混波 器來進一步將降頻爲中頻之收訊信號，再降頻爲更低之頻 率而解調之雙超外差方式場合時，由於被合成之本地振盪 信號增加，因與這些信號或是其高諧波之合成所致之混附 雜訊組合亦會變得更多，在一偶然下更發現一所謂「有一 混附雜訊之頻率與該將接收信號予以降頻後所得之信號的 頻率約略一致，而使CN比劣化之情形更頻繁產生之虞」的 問題點。 查目的及概述： 本發明之目的在於提供一種信號處理用半導體積體電路 ，，其被使用於一種將接收信號與本地振盪信號相合成而變 換湧率以進行信號處理的無線通信系統，且可以降低一因 混附雜訊所引起之CN比的劣化。 不本發明之另一目的在於提供一種無線通信用半導體積體 電路，其可以降低CN比之劣化。 、丑 本發明之前述以及其它目的與新穎特徵由本説明書之記 载與所附圖示可明白。 表紙張尺度1^國家標準格⑽· χ 297公釐） (請先閱讀背面之注意事項再填寫本頁) 一裝 ϋ ϋ n ϋ emme »ϋ n ml .ϋ - -8. 548687 A7
、申請案所揭示之發明當中，代表性内容記載如下。 吓即，在一第一電路方塊與第二泰 -半導體基板之半導體積體電路；塊形成於写 2路方塊係分別被形成於半導體絲表面二 t?所圍起來之第-島區域與第二島區域中，而= =述第-島區域之主動元件形成部位與㈣二島區域之主 動几件形成部位以外的基體區域中， 體區域，上述低電阻之半導體區域= 、形成於同一半導體基板上之電路們係以絕緣帶而被電氣 刀隔’然因在高頻時該隔離用絕緣帶會有電容作用，各泰 路間將因該電容而被竊合’然而藉由上述手段，電路間： :合電容將變小’且複數個耦合電容係以申接形態存在於 ?中，因而將可以變低一自第一電路方塊傳送至第二電路 万塊<事晋成分，且藉此可以減低雜訊所致之影響。 又，最好在該第一島區域與第二島區域間之區域中，形 成方塊間隔離用低電阻半導體區域，且使該區域盥這些島 區域相互面對面之交界相並行；該方塊間隔離用低電阻半 導體區域爲一比該第一島區域與第二島區域間之半導體區 域之電阻還低的半導體區域，且被連接至電壓端子。藉此 ，兩個電路方塊間之半導體基體的電位將被固定，雜2將 難以從第一電路方塊傳至第二電路方塊。 進一步，上述第一電路方塊具有一振盪電路，上述第一 島區域與第二島區域兩者間之區域，形成有一爲絕緣隔離 -9- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) II--------^---------- 經濟部智慧財產局員工消費合作社印製 548687 A7
經濟部智慧財產局員工消費合作衽印製 五、發明說明（7 ) 帶所圍起來的第三島區域，在該第三島區域上，形成有一 第三電路方塊，該第三電路方塊集結有一不屬於—會成爲 雜訊產生源之電路或一在雜訊被傳到時有誤動作之虞之電 路的電路，在該基體區域之除了該第三島區域之主動元件 形成部位以外的區域，形成有—電阻比該基體區域還低的 半導體區域，該低電阻半導體區域被連接至電壓端子。一 旦像這樣構成，第三電路方塊形成所在之第三島區域將具 有一與該方塊間隔離用低電阻半導體區域一樣的機能，且 兩個電路方塊間之半導體基體的電位被固定，雜訊將難以 從第一電路方塊傳至第二電路方塊。 又’上述半導體基板最好係—在支撑基板上中介一絕緣 =形成半導體層之基板，且作成上述各島區域係被形 成u半導體層上，上述絕緣隔離帶作成穿過該半導體層 2達i絕緣層。如此—來，—會成爲雜訊產生源之電路所 =之半㈣區域’與_易受雜訊影響之電路所要形成 =導體區域兩相，將爲絕緣隔離帶所分隔，因而可以 進—層減低一通過半導體基板傳來之雜訊。 署步’上述主動元件係—種縱型雙載子電晶體，其以 域二於孩半導體層内部而形成之低電阻埋置式半導體區 埋冒極區域。上述低電阻半導體區域可以以一與該 任2區域相同之製程所形成。藉此，不用另追加 可：的製程，即可實現一对雜訊的半導體積體電路。 積触+（構成而^，本案揭露一種信號處理用半導體 積眩電路’其具有··-第一振盧電路，用以羞生第一振盧 (請先閲讀背面之注意事項再填寫本頁) -裝-------訂---------
又適用中國國家標準（CNS)A4規袼（21〇 x 297公釐） 548687 A7
五、發明說明（8 ) 經濟部智慧財產局員工消費合作社印製 號；一第二振盪電路，用以產生第二振盪信號；一振蓋 挺制電路，用以產生該第一振盪電路與該第二振盪電路用 ^挺制電壓；一第一混波器電路，將天線所接收之信號與 邊第一振盥信號相合成而改變其頻率；一放大電路，用以 將一經該第一混波器所改變頻率後之信號加以放大；一解 路，用以將放大後之信號加以解調；以及一第二混波 詻兒路，用以將該天線所接收之信號與該第二振盪信號加 以合成而改變其頻率；其中至少該第广混波器電路與該第 、振爲呢路這一組，與該第二振靈電路和該放大電路以及 孩解調電路這一組，係間隔配置於該半導體基板上的。藉 知了以防止第一混波器中因來自第二振盪電路之混附 雜訊所造成之CN比的劣化。 又备另具有一調變電路與一用以控制内部之控制電路 j涿凋變電路會將要發出之信號加以調變而以該第二混 皮器私路產生一與該第二振盪信號相合成之信號時，該第 +混波器電路與該第一振盪電路這一組，將與該第二振盪 此/居放大笔路以及该解調電路這一組相隔離，且在這 ^電路之間，最好配置該第二混波器電路、該振盪控制電 :舔凋變電路以及該控制電路之任何其中之一，或是彼 :組合而成者。藉此，在半導體基板上將可以減少產生一 一 /良費之殳間，亦可防止一因混附雜訊所致之CN比的劣化。 ^ 一步，當另具有一第三混波器電路，且該第三混波器 =會將該第-混波器電路所換頻後之信號，與該第二振 私路所生之该第二振盪信號相合成，而進行第二階段之 國國豕標準（CNS)A4規格（210 X 297公爱） (請先閱讀背面之注意事項再填寫本頁) -裝 I II I 訂-! !
-11- 經濟部中央標準局員工消費合作社印製 548687 、發明説明（9 頻率變換時，㈣—混波器電路與該第^電路這一組 二第—振盈笔路與遠放大電路以及該解調電路與該第 三混波器電路這一組之間，最好作成相互間離。在此情形 下丄^相間離之這些電路之間，可以作成配置有該第二混 波2電路、該振盪控制電路、該調變電路、以及該控制電 路等其中 < 一，或是組合該等而成者。藉此，即使係一用 乂構成雙超外差式無線通信系統的信號處理用Μ〗，亦可以 減少一因混附雜訊所造成之CN&的劣化，並可以減少在半 導體基板上產生浪費之空間。 選^簡單説明： 圖1顯示出纟發明適用於一用以構成單超外差式無線通信 系統〈信號處理用半導體積體電路時之—實施例的佈局説 明圖。 圖2顯示出本發明適用於—用以構成雙超外差式無線通信 系統之信號處理用半導體積體電路時之_實施例的佈局説 明圖。 圖3(A)爲—顯示本發明之其它實施態樣的平面圖；圖 3(B)、爲圖3(A)之沿（B) 一（B)截取之截面圖。 圖4爲圖3所示實施例之等效電路圖。 圖5爲-顯示出圖3所示實施例中各島區域之低電阻埋置 層之具體構成例的截面圖。 圖6爲-平面圖，顯示出應用圖3所示實施例下之島區域 的平面佈局概要。 圖7⑷與圖7(B)爲分別顯示第二實施態樣之其它實施例
^紙張尺度ϋ财關賴eNS )Α4· (2T^T^iT --------— (請先閱讀背面之注意事項再填寫本頁) 、11 12· 548687 經濟部智慧財產局員工消費合作社印製 波之頻率分佈。 圖號對照説明： 100 天線 101 收發訊切換用開關 110 收訊系電路 111 濾波器 112 低雜訊放大器 113 弟一混波器 114 中頻濾波器 115 可程式增益放大器 116 解調器 117 第二混波器 120 發訊系電路 121 調變器 122 混波器 123 功率放大器 130 振盧系電路 131 中頻電壓控制振盪電路 132 電壓控制振盪電路 A7 ---- ---B7 ------- B-___ 五、發明說明（1〇 ) 的平面圖與截面圖。 圖8爲圖7所示實施例之等效電路圖。 圖9(A)與9(B)分別爲顯示出第二實施態樣之又其它實> 例的平面圖與截面圖。 、她 圖1 0爲圖9所示實施例之等效電路圖。 圖11爲方塊圖，顯示出應用本發明且使用於有效揭帶每 機之超外差式無線通信系統之構成。 w 圖12爲一平面圖，顯示出在一 LSI上之電路方塊佈局例 而孩LSI係一在單一半導體晶片上搭載有數個構成圖〖i所示 攜帶話機之無線通信系統之電路方塊者。 圖13爲一説明圖，顯示出當有干擾波輸入至圖工^所示之 攜帶話機之無線通信系統而使CN比劣化時之干擾波與希妙 -13 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------^--------- (請先閱讀背面之注意事項再填寫本頁} 54^687 I、發明說明（ 11 133 合成器 14〇基頻信號處理電路 161〜169 接塾 201支撑基板 203 早結晶秒層 231 ’ 232溝型隔離帶 241 ’ 242 ’ 243 鳥區域 251 ’ 252 ’ 253低電阻埋置層 260 引出區域 Λ 261，262 ’ 263引出區域 134 緩衝器 150 系統控制器 200 半導體基板 202 埋置氧化層 221，222 接線 240 隔離區域 250 低電阻埋置層 經濟部智慧財產局員工消費合作社印製 261a，261b引出區 273等效雜訊源 283受雜訊影響元件 296〜2" 寄生電阻 3〇2, 3〇3寄生電容 發明詳細説明： 其次，就本發明之實施例，利用圖式來加以説明。 圖1 員示的爲一將本發明應用於信號處理用半導體積體^ •路時之一實施例，而該信號處理用半導體積體電路則構成 一攜帶話機所用之如圖U所示單超外差式無線通信系統。 在圖11所7ΤΓ之電路方塊中，收訊系電路11〇(然濾波器與 114除外）、發訊系電路120(但功率放大器123除外）、振/、 系電路130、以及系統控制器15〇都搭載於一個半導體晶 上，且藉由對其佈局施加工夫，以求減低混附雜訊。之 以除了濾波器111*U4以外，係因爲構成濾波器之電阻 域 271 ’ 272 ’ 281，282 端子 274 ’ 284基體電阻 291〜295寄生電容 3〇1 寄生電阻 電 盪片 所 或 (請先閱讀背面之注意事項再填寫本頁) 1 I I I « — — — — — I — — — — — — 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐） 548687 A7 B7 五、發明説明（12 ) 電容等元件若形成於晶片上的話，佔有面積會相當大，因 而作成分離之外加元件再連接之之故。又，之所以扣除功 率放大器123在外，係因功率放大器在系統中，爲一最消耗 電力的電路，且產生之雜訊亦大之故。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 在該實施例中，如圖1所示，收訊系電路之低雜音放大電 路（LNA)112、降頻用之混波器（MIX)113、以及振盪系電路 之電壓控制振盪電路（RFVCO) 132等都沿晶片200之其中一 側邊配置，而收訊系之解調器（DeMOD)以及振盪系電路之 電壓控制振盪電路（IF VCO) 131等則沿晶片200之另一邊配置 。此外，在這些電路方塊之間，亦即晶片之中央，則配置 有系統控制器150、一接受來自該電壓控制振盪電路 (RFVCO) 132和（IFVCO) 131之回授信號而產生各另丨J控制電壓 的合成器（SYN) 133、以及發訊系電路之調變器121。又，在 收訊時，升頻用混波器122沒有動作，發訊時，降頻用混波 器113可以不動作，因而在本實施例中，RFVC0132兼用作 爲一用以產生一供與收訊信號相合成並加以降頻之振靈信 號的振盪器，以及一用以產生一與發訊信號相合成並加以 升頻之振盪信號的振盪器；且一用以將RFVC0132之振盪信 號分送給混波器II3與122的緩衝器（參照圖11之符號134)， 在圖1中係被包含於RFVC0132中。若不將RFVC0132兼用作 收發訊用，亦可各別設置一用以產生一供與收訊信號相合 成並加以降頻之振盪信號的振盪器，以及一用以產生一與 發訊信號相合成並加以升頻之振盪信號的振盪器。 又，升頻用混波器122由於對收訊信號不會成爲一混附雜 -15- 本紙張尺度適用中國國家標準（CNS )八4規格（210X297公釐） 經濟部智慧財產局員工消費合作社印製 548687 A7 ------B7 五、發明說明（13 ) Λ源，因而將其配置於與降頻用混波器（Μιχ) i 13同侧。又 ，可私式化增鼓放大器（PGA)U5與混波器122 一樣，對於接 收信號不會成爲混附雜訊源，然亦不會爲一來自解調器 (DeMOD)之雜訊所誤動作，因而基於上述各電路方塊之佔 有面積與晶片形狀間之關係，將其配置於和解調器 (DeMOD)或 IFVC0132相同側。 在圖1中，161爲一作爲供接收信號輸入之外部端子的接 墊，162爲供濾波器電容連接之接墊；163爲一供輸入來自 基頻處理電路等要送給系統控制器15〇之信號的接墊；164 爲一來自系統控制器150而要送給收發訊切換開關等的信號 所要輸出之接墊；165、166爲要從解調器116送給基頻處理 電路之信號（I、Q)所要輸出之接墊；167、168爲供輸入一 從基頻處理電路要送給調變器116之信號（1、Q)的接墊；169 爲一來自升頻用混波器122之發訊信號所要輸出之接墊。 在本實施例中，用以產生一供與收訊信號相合成之本地 振盪信號的RFVC0132、一與本地振盪信號相合成而將收訊 信號予以降頻之混波器113、一用以產生中頻信號的 ,IFVC0131、以及解調器116係相互間離配置。而且，其間配 置有這些電路以外之系統控制器150或是合成器133、調變 器121等電路方塊；因而即使各電路間因隔離用絕緣電容而 被南頻耦合，該耦合電容亦相當小，且成複數個耦合電容 以_接形態置於其間之狀態。因此，將可以減低一因 IFVC0131，或是一用以將IFVC0131之輸出振盪信號傳送至 解凋器116之信號接線221等，所產生之振盪信號或是其高 -16 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) !1 訂.！ ！1· 548687 A7 — B7 五、發明說明（14) (請先閱讀背面之注意事項再填寫本頁) 諧波，被傳送至混波器113，和至一用以將RFVC〇132之輸 出振盪信號傳至混波器113之信號接線222等，所造成的串 骨成分；藉此，即可減低一因混附雜訊所致之CN比的劣化。 圖2顯不一將本發明應用於雙超外差式無線通信電路下之 實施例，其與圖i所示單超外差式無線通信電路在電路上之 不同僅在於：在混波器113之後段還設有一第二混波器117 ，該第二混波器117將混波器113所降頻下來之信號再作進 一步降頻，至於其它構成則約略相同。在本實施例中，於 藉由第一混波器113，將收訊信號與一來自rFVC〇132之例 如1165MHz的振盪信號相合成，而降頻爲一例如225MHz之 第一中頻信號後，再以第二混波器丨17，將其與一由來自 IFVC0131之例如i〇8〇MHz振盪信號分頻而成之信號相合成 ’而降頻爲一例如45MHz的第二中頻信號。 本發明者等人發現在雙超外差式無線通信電路中，第二 混波器117所產生之高諧波對於第一混波器U3*RFvc〇132 等會成爲雜訊而入侵這一現象，是一個使CN比劣化的相當 大原因。而此點乃是開發之初所完全沒有預想到的。 經濟部智慧財產局員工消費合作社印製 因此，在本實施例中，便將上述第二混波器丨17，配置於 一與第一混波器113與RFVC0132等相反之一側邊，亦即與 解調器116和IFVC0131等相同之一側邊。藉此，將可以減低 一因IFVC0131，第二混波器117，或是一用以將IFVC0131 之輸出振盪信號傳送至第二混波器117的信號接線223等， 所產生之振盪信號或是其高諧波，被傳達至第一混波器113 ，及至一用以將RFVC0132之輸出振盪信號傳送至第一混波 -17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 548687 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（15) 器113之信號接線222等，所造成的_音。結果，即可減低 一因混附雜訊所致之C N比的劣化。 又，在圖1與圖2之任一實施例中，雖然在晶片之中央都 配置一不會成爲混附雜訊源之系統控制器15〇、合成器 (SYN)133、以及調變器（M0D)121，且構設成RFVc〇i32* 混波器113、以及IFVC0131和解調器116係相互間離配置， 但配置於這些電路方塊之間的電路方塊並不限定於此，也 可以作成將系統控制器15 〇、合成器133、調變器121、可程 式增益放大器（PGA)115、升頻用混波器122等其中之一，或 疋彼等之任意組合，配置於一會成爲雜訊源之電路方塊， 與會受其影響之電路方塊兩方之間。 圖3(A)與圖3(B)顯示本發明之另一實施態樣。 在本實施悲樣中，將要被形成於半導體基板2〇〇上之電路 分成至少二個，再如圖3(A)所示，在半導體基板2〇〇之表 面上，設置至少二個相互間離之島區域241、242，且各區 域並爲一於其周圍刻出溝來並埋置絕緣物於其内側而成之 溝型隔離帶231、232所環繞；並於其中一島區域241中，形 ，成一不會成爲雜訊產生源的電路元件，且於另一島區域242 中，形成一會受雜訊影響的電路元件。進一步，於各島區 域241 242内，如圖3 ( B )所示，設有其電阻値比島區域2 電阻値還低的低電阻埋置層251、252，以及連接至該等埋 置層之引出區域26卜262,並將一例如接地電位的直流穩 定電位施加至埋置層251、252上。 又，雖然沒有特別限制，然在（A)以及圖3 (B )之實施例 (請先閱讀背面之注意事項再填寫本頁) — I!訂·！ ！ -18-
經濟部智慧財產局員工消費合作社印製 548687 Α7 Β7 五、發明說明（16) 中，顯示的是以使用SOI基板作爲基板200場合下的例子， 而該SOI基板係藉由隔著一埋置氧化層202將單結晶矽層203 形成（磊晶生長）於支撑基板201上而成。雖然亦可使用一般 之矽晶片作爲基板200，但藉由使用SOI基板，將可以減少 通過基板而被傳導之雜訊量。 圖4顯示圖3所示實施例之等效電路。在圖4中，271爲一 用以施加接地電位至島區域241的端子；272爲一用以將接 地電位施加至一被形成於島區域241上之電路的端子；273 爲一將形成於島區域241上之電路視爲雜訊源並等效表示之 者；274爲一表示一與雜訊源273串接於端子271與272之間 的基體電阻者。又，281爲一用以將接地電位施加至島區域 242之端子；282爲一用以將接地電位施加至一被形成於島 區域242上之電路的端子；283爲一將形成於島區域242上之 電路視爲一會受雜訊影響之元件並等效表示之者；284爲一 表示一與該受雜訊影響之元件283串接於端子281與282之間 的基體電阻者。 進一步，在圖4中，291爲島區域241與支撑基板201之間 .的寄生電容；292爲島區域242與支撑基板201之間的寄生電 容；293、294爲各島區域241、242與存在於這些區域間之 隔離區域240之間的寄生電容；295爲隔離區域240與支撑基 板201之間的寄生電容；296、297爲隔離區域240之寄生電 阻；298、299分別表示支撑基板201之寄生電阻。 根據圖4，由於各島區域241、242之基體電阻274、284愈 小的話，雜訊η 1、η 2之電位愈穩定，因此可以了解在島區 -19- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) · I I I I I I I 訂·1!11!· 經濟部智慧財產局員工消費合作社印製 548687 A7 B7 五、發明說明（17) 域241會產生之雜訊會變小，而在島區域242則不易受外來 雜訊之影響。因此，在圖3之實施例中，如前所述，在各島 區域241、242中，由於設有一低電阻埋置層251、252，因 而基體電阻274、284將變低，且島區域241所會產生之雜訊 變小，而且島區域242不易受到來自島區域241所產生之雜 訊所影響。 又，如圖3之實施例所示，當隔離區域240與支撑基板201 沒有分別被連接至固定電位時，如同由圖4可以理解般，由 於雜訊n3、n4之電位會變成浮動，可知隔離區域240之寄 生電阻296、297以及支撑基板201之寄生電阻298、299愈大 的話，將可以減少雜訊自島區域241傳向島區域242。因此 ，在圖3之實施例中，雖在各島區域241、242中設有低電阻 埋置層251、252，但由於在隔離區域240中沒有設置低電阻 埋置層，因而寄生電阻296、297會變大，而成一雜訊難以 傳導之構造。惟，該隔離區域240整體可以作成複數條相互 並行之L字狀溝型隔離帶，亦可設置成格子狀或網狀分佈 之溝型隔離帶。 又，雖然該等供將接地電位加至各島區域241、242之低 電阻埋置層251、252的端子271、281兩者，或是該等供將 接地電位加至各島區域241、242上之電路的端子272、282 兩者，可以作成由同一接蟄來供應接地電位，然而最好該 等供將接地電位加至各島區域241、242之低電阻埋置層251 、252的端子271、281，或是該等供將接地電位加至各島區 域241、242上之電路的端子272、282，係作成分別由各別 -20- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) I I I I 訂1111111· 548687 A7 五、發明說明（18 ) 之接塾來供應接地電位。又，在本實施例中，爲了使低· 阻埋置層251、252之電位穩定化，係設計成施加接地電= ，然該用以穩足化之電位並不限定於接地電位，只要電路 上沒問題，亦可施加諸如電源電壓Vec等其它定電壓。^ 其次，就圖3所示實施例中各島區域24卜242:低電阻埋 置層251、252之具體設計方案作説明。 如前所述，島區域241與島區域242上，分別形成有一會 成爲雜訊產生源之IFVC0131或解調器116，以及一些構成^ 受雜訊影響之RFVC0132或混波器113等的元件。^此，二 以雙載子電晶體爲主動元件之半導體積體電路中，爲了使 7G件之特性良好，使用一種如圖5(a)、（…所示具有埋置集 極NBL、PBL的縱型電晶體。藉由這種縱型電晶體，來構2 該等形成於島區域241、242之IFVC0131或是解調器116等時 ，該埋置集極NBL、PBL大都爲電源電壓或接地電位等所偏 壓。 另一方面，身爲被動元件之電容或電阻、線圈等則如圖 5(c)、（d)、（e)所示，大多藉由鋁層ali、AL2、AL3，或 疋聚碎層P-Si等’而被形成於基板表面之絕緣膜上。而且 ，在孩場合，如圖5(c)〜（e)所示，在元件下方之基板區域（ 在圖3所示實施例中爲單結晶矽層203)中，並不形成任何元 件。因此，在本實施例中，於電容或電阻、線圈所要被形 成之地方，以及單結晶矽層203中不會有元件被形成的地方 ，設有一前述低電阻埋置層251(252)，以及連接至該埋置 層251(252)之引出區域261( 262)，透過該引出區域，將接地 -21 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) · II I I I II 訂·！I II II · 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 548687 A7 B7 五、發明說明（19) 電位施加至埋置層上，以穩定化島區域241、242之電位。 而且，在本實施例中，係以一與圖5 ( a)之縱型NPN電晶 體之埋置集極NBL相同之製程，來形成上述埋置層251、 252，而且，被連接至低電阻埋置層251、252之引出區域 261、262，係以一和被連接至縱型NPN電晶體之埋置集極 NBL的集極引出區域之形成相同之製程所形成，藉此迴避 製程之增加。 又，在配線方面，其構造與圖5(e)之線圈場合一樣，在 配線下方之單結晶矽層203中並沒有形成任何元件，因此在 此同樣亦可設置一低電阻埋置層251(252)。又，要被形成 於晶片上之電路並非僅止於雙載子電晶體，亦有由MOSFET 或是組合雙載子電晶體與MOSFET而成之所謂Bi-CMOS電路 所構成者，惟在此場合下，亦和前述一樣，亦可在被動元 件或是配線區域下方之基板區域（單結晶矽層203)中，設一 低電阻埋置層251(252)，並藉由引出區域261 (262)施加接地 電位，以穩定化島區域241、242之電位。而在Bi_CMOS電 路場合，亦可在MOSFET所要形成之所謂線圈區域内，設置 ，一和前述一樣之低電阻埋置層，並在井之供賦予電位之電 極的下方，設置一引出區域，以圖電位之穩定化。 進一步，低電阻埋置層251(252)若不與縱型NPN電晶體之 埋置集極NBL同時形成，亦可與縱型PNP電晶體之埋置集極 PBL同時形成。在Bi-CMOS電路場合，P通道MOSFET所要 形成之井區域内之低電阻埋置層，係作成一與埋置集極 NBL同時被形成之N型，而在N通道MOSFET所要形成之井 -22- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝--------訂---------· 548687 A7 B7 五、發明說明（2〇 ) 區域内之低電阻埋置層，係作成一與集極PBL同時被形成 之P型0 (請先閱讀背面之注意事項再填寫本頁) 圖6顯示一應用圖3所示實施例下之島區域241(242)之平 面性佈局概略圖。在圖6中，231(232)爲一溝型隔離帶，作 成圍繞島區域241(242)，P-Sil〜P-Si3爲用以構成電阻之聚 矽，BJT1、BJT2爲雙載子電晶體，MOS爲MOSFET，LL爲 配線，261a、261b爲供連接至低電阻埋置層之引出區域， 281爲供將接地電位施加至島區域241(.242)内之低電阻埋置 層的端子，282爲用以將接地電位施加至一形成於島區域 241(242)中之電路的端子。在圖6中，溝型隔離帶231(232) 内側，除了雙載子電晶體BJT1、BJT2以及MOSFET MOS以 外之其它部分，全都將形成一低電阻埋置層。 經濟部智慧財產局員工消費合作社印製 又，當將本實施例應用於信號處理用LSI時，亦即一將複 數個用以構成一以如圖1 1所示超外差方式來處理收訊信號 之無線通信系統的電路方塊，形成於單一半導體晶片上之 信號處理用LSI時，可以將其與圖1或圖2所説之實施態樣相 組合。在此場合，只要將圖3所示其中一島區域241内用以 .構成一會成爲雜訊產生源之前述IFVC0131或是解調器116之 元件，以及另一島區域242内用以構成一會受到雜訊所影響 之前述RFVC0132或是混波器113之元件，分別形成即可。 在此，不屬於雜訊產生源，亦不屬任一有可能會受雜訊 所影響而誤動作之電路的系統控制器150和合成器（SYN) 133 、發訊系電路之調變器121、升頻用之混波器122、以及可 程式增鎰放大器（PGA) 115等形成於任一島區域都可。惟， -23- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 548687 A7 B7 五、發明説明（21 ) 這些電路最好集中搭載於一形成IFVC0131或是解調器116之 島區域241，或是供形成RFVC0132或是混波器113之島區域 242這兩區域其中之一。可以看到圖3所表示的是一將系統 控制器150與合成器（SYN)133、發訊系電路之調變器121、 升頻用混波器122、可程式化增鎰放大器（PGA) 115等形成於 島區域241時之圖像。 圖7(A)與圖7(B)顯示第二實施態樣之其它實施例。圖 7(B)爲圖7(A)中沿（B)-(B)線截取之圖例。 本實施例爲一在圖3所示實施例中之島區域241與242之間 的隔離區域240中，設有低電阻埋置層250與引出區域260， 且作成將接地電位施加至島區域241、242間之隔離區域240 中之基體區域（單結晶矽層203)以使電位穩定化者。而且， 該低電阻埋置層250爲一其電阻値比隔離區域240之電阻還 小的區域；亦即，該低電阻埋置層250之片電阻値比區域 240之片電阻値還小。此外，在本實施例中，由於引出區域 260變長，如圖7(A)所示，最好作成在引出區域260之兩端 ，設有各別專用之接墊270a、270b並連接之。藉此，將可 以減少接墊至低電阻埋置層250之寄生電阻，而使低電阻埋 置層250之電位更穩定化。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 圖8顯示圖7所示實施例之等效電路。該等效電路與一顯 不圖3所不實施例之寺效電路的圖4約略相同。不同點在於 隔離區域240之基體（單結晶矽層203)的電位，亦即圖8所示 基體電阻296和297之結合節點n3之電位，被固定於接地電 位。依據圖7所示實施例，由於在隔離區域240中設置一低 -24- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） A7
548687 五、發明說明（22 ) 電阻埋置層250,且被固定於接地電位，因而㈣斤示基體 電阻296和297間之結合節點心之電位將相當穩定。而且， 透，基體-支撑基板間之寄生電容295，支撑基板亦即圖8 之節點n4之電位的搖擺性亦受到抑制。結果，將具有一可 以減少雜訊由島區域241，通過隔離區域24〇之基體區域（單 、、口 矽層203)，而被傳導至島區域242的優點。而當將本實 施例應用於超外差式信號處理用LSI時，亦可將其與圖1或 圖2所説明之實施態樣相組合。 圖9 (A )與圖9 (B )顯示第二實施態樣之又其它實施例。圖 9(B)爲一表示圖9(A)中沿（B)-(B)取得之截面的圖例。 在本實施例中，在圖3或圖7所示實施例中之島區域241和 242間，設有一用以使兩者間離且爲溝型隔離區域233所圍 住的第三島區域243，且在該第三島區域中，形成一些不屬 於雜訊產生源’且亦不屬於一可能受雜訊所影響而誤動作 之電路的電路。 進一步，作成一在島區域243内，如圖9(B)所示，設有一 低電阻埋置層253以及一連接至該埋置層之引出區域263， 且將接地電位之類直流穩定電位施加至該埋置層253者。又 ，設置於島區域243之低電阻埋置層253，與圖3所示實施例 中利用圖5作説明之島區域241或242—樣，係設於雙載子電 晶體或MOSFET等主動元件所要形成之區域以外的區域，亦 即電容或電阻、線圈、配線等被動元件所要被形成之區域（ 部位）。 圖1 0中顯示圖9所示實施例之等效電路。該等效電路與 -25- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) • 1_1 ϋ ϋ
----訂---------線J 經濟部智慧財產局員工消費合作社印製 548687 A7 B7 五、發明説明（23 ) 一顯示圖7所示實施例之等效電路的圖8約略相同。不同點 在於晶片中央之島區域243之低電阻埋置層253的寄生電阻 301附加於端子270與結合節點n3之間，以及一以隔離帶233 作爲介電體之寄生電容302、303係被串接於寄生電阻296與 寄生電阻297之間；且其中端子270係供將接地電位賦予一 被連接至低電阻埋置層253之引出區域263者，而結合節點 n3係指圖10所示基體區域（單結晶矽層203)-支撑基板200 間之電容295的結合節點，寄生電阻296係指島區域241-243 間之基體區域的寄生電阻，寄生電阻297係指島區域242-243間之基體區域的寄生電阻。 如同由圖1 0可了解，依據圖9所示實施例，節點n3之電 位若愈穩定的話，自島區域241通過基體區域（單結晶矽層 203)而被傳至島區域242之雜訊會變少。於是，在圖9所示 實施例中，由於在島區域241與242之間，設有一供不會成 爲混附雜訊源之電路所要被形成之島區域243，且在該基體 區域（單結晶矽層203)中，設有一低電阻埋置層253與一供 將接地電位施加至該埋置層的引出區域263，因而節點η 3之 電位將相當穩定，且由於島區域241與242爲島區域243所大 大地間離，將有一所謂可以減少雜訊自島區域241傳至242 的優點。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 又，在圖7之實施例中，在節點η 3上並不帶有隔離區域 240之低電阻埋置層250的寄生電阻，而在圖9之實施例中， 卻帶有島區域243之低電阻埋置層253之寄生電阻301，這是 因爲在圖7之實施例中，加大了 一供將接地電位施予低電阻 -26- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） 548687 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（24 ) 埋置層253之引出區域263之故。因此，可以説當晶片有多 餘 < 面積時，從一減低雜訊之傳導的觀點來看，最好採用 一設有如圖7所示隔離區域24〇的構成；然當晶片沒有多餘 的面積時，則最好採用一設有一如圖9所示供形成一些不會 成爲雜訊源之電路的島區域243這樣之構成。 本實施例亦可與圖i或圖2所説明之實施態樣相組合。在 此場合，只要分別在島區域241上形成一些構成會成爲雜訊 產生源t前述IFVC0131或解調器等之元件，並在島區域242 上形成一些構成會受雜訊影響之前述111；^(：：〇132或混波器 113的元件，且進一步在島區域243上形成一些構成不屬於 雜訊產生源，亦不屬於可能受雜訊影響而誤動作之電路之 諸如系統控制器150與合成器（SYN)133、發訊系電路之調變 器121、升頻用混波器122、可程式增益放大器（pGA)ii5等 元件即可。 又，在以上之實施例中，雖就支撑基板2〇1之電位係浮動 之情形作説明，然不用説亦可固定支撑基板2〇1之電位。而 且，在此場合下，提高支撑基板2〇1之雜質濃度，以縮小寄 生電阻298、299，或是從支撑基板2〇1之内面全面性賦予固 定電位，以期減低混附雜訊。像這樣從支撑基板2〇1之内面 全面性賦予固定電位之構成，極易適用於「覆晶」型或是 「裸晶」型封裝等，或是以一可在低阻抗下將晶片之内面 連接至構裝基板之包裝來封裝等場合。 另一方面，對於如前述實施例所述般使支撑基板2〇1之電 位成爲浮動之構成，可考慮被採用於以塑膠包裝來進行封 -I 丨丨丨-丨丨丨 ί ·--—————訂—— I — — (請先閱讀背面之注意事項再填寫本頁) -27- 548687
五、發明說明（25) 裝之場合。因此，本方式尤可應用於想要利用塑膠封裝來 降低裝置價格之場合。 (請先閱讀背面之注意事項再填寫本頁) 進一步，在圖3或圖7之實施例中，雖將島區域242配置成 L字狀，然並非限定於此，藉由對電路之配置花工夫，亦 可分別將島區域241與242作成縱長型或橫長型之約略長方 形’並於其間設置同爲縱長或橫長之隔離區域24〇。同樣地 ，在圖9之實施例中，雖將島區域243配置成l字形，然亦 可將島區域241、242及243分別作成縱長或橫長之長方形。 又，亦可與圖7和圖9之實施例相組合。進一步，在實施例 中’雖使用SOI基板作爲半導體基板，然藉由應用本發明， 使用一般之矽基板，亦可獲得同樣之效果。 在以上之説明中，雖然主要係以本發明者等人所作發明 應用於典線通#用LSI之場合’且該LSI被使用於一屬作爲 發明背景之利用領域的超外差式攜帶型話機之無線通信系 統，來作一説明，然本發明並不受限於此，例如，亦可廣 泛利用於一備有二個以上振盪電路並以其中一振盪電路所 產生之振k彳6號來與接收仏就相合成而變換頻率之這種方 式的信號處理用LSI。 經濟部智慧財產局員工消費合作社印製 本案所揭示之發明中，代表性例子所能獲得之效果簡單 説明如下。 亦即，依據本發明，在一將接收信號與本地振盪信號相 合成而改變頻率以進行信號處理之信號處理用半導體積體 電路中，具有所謂可以減低一 C N比因混附雜訊導致之劣化 情形的效果。 -28 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

  1. 丄、__L山 _____ _____ B8
    /、 ， T州f彳·』祀圏 548，_職2號專利申請案 Ψ為一峨 1· 一種半導體積體電路，包含： 一第一電路方塊’被形成於一為絕緣隔離帶所圍住的 第一島區域中； 一第一電路方塊，被形成於一為絕緣隔離帶所圍住之 弟一島區域中；以及 一低電阻半導體區域，被形成於基體區域中除了該第 一島區域與第二島區域之主動元件形成部位以外的區域 ’並焚施加電壓，且電阻比該基體區域還低。 2 ·如申請專利範圍第1項之半導體積體電路，其中於該第 一島區域與第二島區域之間，以與這些島區域之相互面 對面之父界相平行之方式，形成有一方塊間隔離用低電 阻半導體區域，且該方塊間隔離用低電阻半導體區域為 :其電阻比上述位於該第一島區域與第二島區域間之半 導體區域還低之半導體區域，且被連接至電壓端子。 3·如申请專利範圍第1或2項之半導體積體電路，其中該第 -電路方塊具有一振盪電路，且在該第一島區域與第二 島區域之間的區域中，形成有一為絕緣隔離帶所圍起來 之第三島區域；在該第三島區域中形成有一第三電路方 塊，其，由一些不屬於任何有成為雜訊產生源之虞的電 路或是不會因雜訊被傳導而誤動作的電路所集中而成 者-且在該第三島區域之除了主動元件形成部位之外的 基體區域中，形成一電阻比該基體區域還低的半導體區 域，孩低電阻半導體區域並被連接至電壓端子。 4·如申請專利範圍第！項之半導體積體電路，纟中供形成 紙張尺度適用_轉準_) M規格(⑽χ29姆)------------ A B c D 548687 々、申請專利範圍 該第一島區域與該第二島區域之半導體基板，係一在支 撐基板上隔著一絕緣層而形成半導體層之多層構造基板 ，且該絕緣隔離帶係被作成貫通該半導體層，而達該絕 緣層。 5 .如申請專利範圍第1項之半導體積體電路，其中該主動 元件為一縱型雙載子電晶體，其以一被埋置形成於該基 體區域内部之低電阻埋置半導體區域，作為集極區域， 而且該低電阻半導體區域為一以同於該埋置半導體區域 之製程，所形成之半導體區域。 6. —種信號處理用半導體積體電路，包含： 一第一振盪電路，供產生一第一振盪信號與一第二振 盪信號； 一第二振盪電路，供產生一第三振盪信號； 一振盪控制電路，供產生該第一振盪電路與第二振盪 電路之控制電壓； 一第一混波器電路，供將天線所接收之信號與該第一 振盪信號相合成，而變換頻率； 一放大電路，用以放大一為該第一混波器電路所變換 頻率之信號； 一解調電路，利用該第三振盪信號來解調該被放大之 信號；以及 一第二混波器電路，供將一要由天線發出之信號，與 該第二振盪信號相合成，而變換頻率； 其中，至少該第一混波器電路與該第一振盪電路，以 -2- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
    548687 as B8 C8 D8 六、申請專利範圍 及該第二振盪電路與該放大電路和該解調電路，都相間 離地被配置於半導體基板中。 7.如申請專利範圍第6項之信號處理用半導體積體電路， 其中還具有一調變電路，以及一用以控制積體電路内部 之控制電路，該調變電路會利用該第三振盪信號或一第 四振盪信號，來調變一要發出之信號，並藉由該第二混 波器電路而產生一與該第二振盪信號相合成之信號；且 該第一混波器電路與該第一振盪電路，以及該第二振盪 電路、該放大電路和該解調電路之間係相互間離，且在 這些電路之間，配置有該第二混波器電路、該振盪控制 電路、該調變電路、以及該控制電路其中之一，或是這 些電路之組合。 8 .如申請專利範圍第6項之信號處理用半導體積體電路， 其中還包含一第三混波器電路，該第三混波器電路藉由 將一為該第一混波器電路所轉換頻率之信號，與一為該 第二振盪電路所產生之該第三振盪信號相合成，而進行 第二階段之頻率轉換；且該第一混波器電路與該第一振 盪電路，以及該第二振盪電路、該放大電路、該解調電 路、與該第三混波器之間，係相互間離；而且，在被間 離之該等電路之間，配置有該第二混波器電路、該振盪 控制電路、該調變電路、以及該控制電路中之任一者， 或是該等電路之組合。 9. 一種信號處理用半導體積體電路，包含： 一第一振靈電路，供產生一第一振靈信號與一第二振 -3- 本紙張尺度適用中國國家標準(CMS) A4規格(210 X 297公釐) A BCD 548687 々、申請專利範圍 盪信號； 一第二振盪電路，供產生一第三振盪信號； 一振盪控制電路，供產生該第一振盪電路與第二振盪 電路之控制電壓； 一第一混波器電路，供將天線所接收之信號與該第一 振盪信號相合成，而變換其頻率； 一放大電路，用以放大一為該第一混波器電路所變換 頻率之信號； 一解調電路，利用該第三振盪信號來解調該被放大之 信號；以及 一第二混波器電路，供將一要由天線發出之信號，與 該第二振盪信號相合成，而變換頻率； 其中，該第一混波器電路與該第一振盪電路，係被形 成於半導體基板中為絕緣隔離帶所圍住之第一島區域中； 該第二振盪電路、該放大電路、以及該解調電路，係 被形成於半導體基板中為絕緣隔離帶所圍起來之第二島 區域； 在一除了該第一島區域與第二島區域之主動元件形成 部位以外的基體區域中，形成一電阻比該基體區域還低 的低電阻半導體區域；而且 該低電阻半導體區域被連接至一電壓端子。 10.如申請專利範圍第9項之半導體積體電路，其中於該第 一島區域與第二島區域之間，以與這些島區域之相互面 對面之交界相平行之方式，形成有一方塊間隔離用低電 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） A BCD 548687 々、申請專利範圍 阻半導體區域，且該方塊間隔離用低電阻半導體區域為 一其電阻比上述位於該第一島區域與第二島區域間之半 導體區域還低之半導體區域，且被連接至電壓端子。 11. 如申請專利範圍第9項之信號處理用半導體積體電路， 其中還具有一調變電路，以及一用以控制積體電路内部 之控制電路，該調變電路會調變一要發出之信號，並藉 由該第二混波器電路而產生一與該第二振盪信號相合成 之信號； 且在該半導體基板上，設有一為絕緣隔離帶所圍住之 第三島區域；而且 該第二混波器電路、該振盪控制電路、該調變電路、 以及該控制電路，被形成於該第三島區域中。 12. 如申請專利範圍第9項之半導體積體電路，其中該半導 體基板係一在支撐基板上隔著一絕緣層而形成半導體層 之多層構造基板，且該等島區域被形成於該半導體層， 該絕緣隔離帶被作成貫通該半導體層，而達該絕緣層。 13. 如申請專利範圍第9項之半導體積體電路，其中該主動 元件為一縱型雙載子電晶體，其以一被埋置形成於該半 導體層内部之低電阻埋置半導體區域，作為集極區域， 而且該低電阻半導體區域為一以同於該埋置半導體區域 之製程，所形成之半導體區域。 14. 一種半導體積體電路，包括： 一第一半導體區域； 一第二半導體區域，經由一第一隔離區域配置於該第 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 548687 圍範 利 專請 中 ABCD 半導 隔離 域； 一第 一第 一第 域内， 半導體 :及 -第 域内， 半導體 體區域表面上，其中該第二半導體區域包括由一 包圍的第-島區域及由—隔離帶包園的第二島g 一電路方塊，形成於該第一島區域内； 一電路方塊，形成於該第二島區域内； 三半導體區域，形成於該第一島區域的半導體區 孩第三半導體區域被施加一預定電壓，且該第三 區域具有比該第-島區域的半導體區域低：電; 四半導體區域，形成於該第二島區域的半導體區 4第四半導體區域被施加一預定電壓，且該第田 區域具有比該第二島區域的半導體區域低的電四 15·如申請專利範圍第14項之半導體積體電路，其中第二神 $體區域具有-半導體區域，配置於該第_島區域及驾 弟一島區域之間。 16. 如申請專利範圍第丨5項之半導體積體電路，其中該第一 島區域的半導體區域具有：一第一區域，於其中形/成有 該第三半導體區域；及一第二區域，其於該第一電路方 塊的位置與第-區域隔離；且其中該第二島區域的半等 體區域具有：一第一區域，於其中形成有該第四半導體 區域；及一第二區域，其於該第二電路方塊的位置與該 弟*一區域隔離。 17. 如申請專利範圍第1 6項之半導體積體電路，其中施加在 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） A BCD 548687 々、申請專利範圍 該第三半導體區域的預定電壓實質上等於施加在該第四 半導體區域的預定電壓。 18. 如申請專利範圍第1 7項之半導體積體電路，其中該元件 為二極電晶體。 19. 一種半導體積體電路，包括： 一第一半導體區域； 一第二半導體區域，經由一第一隔離區域配置於該第 一半導體區域表面上，其中該第二半導體區域包括由一 隔離帶包圍的第一島區域及由一隔離帶包圍的第二島區 域； 一第一電路方塊，形成於該第一島區域内； 一第二電路方塊，形成於該第二島區域内； 一第三半導體區域，形成於該第一島區域的一半導體 區域内，該第三半導體區域被施加一預定電壓，且該第 三半導體區域具有比該第一島區域的半導體區域低的電 阻。 20. 如申請專利範圍第1 9項之半導體積體電路，其中第二半 導體區域具有一半導體區域，配置於該第一島區域及該 第二島區域之間。 21·如申請專利範圍第2 0項之半導體積體電路，其中該第一 島區域的半導體區域具有：一第一區域，於其中形成有 該第三半導體區域；及一第二區域，於該第一電路方塊 的位置與該第一區域隔離。 22. —種半導體積體電路，包括： 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 8 8 8 8 A BCD 548687 六、申請專利範圍 一第一半導體區域； 一第二半導體區域，經由一第一隔離區域配置於該第 一半導體區域表面上，其中該第二半導體區域包括由一 隔離帶包圍的第一島區域及由一隔離帶包圍的第二島區 域； 一第一電路方塊，形成於該第一島區域内； 一第二電路方塊，形成於該第二島區域内； 一第三半導體區域，形成於位於該第一島區域及該第 二島區域之間的半導體區域内，該第三半導體區域被施 加一預定電壓，且該區域具有比該第二半導體低的電阻 〇 23. 如申請專利範圍第22項之半導體積體電路，其中該第一 島區域的半導體區域具有一第四區域，該第四半導體區 域被施加一預定電壓，且該第四半導體區域具有比該第 一島區域的半導體區域低的電阻。 24. 如申請專利範圍第2 3項之半導體積體電路，其中施加在 該第三半導體區域的預定電壓實質上等於施加在該第四 半導體區域的預定電壓。 25. —種信號處理半導體積體電路，包括： 一第一振盪電路，產生一第一振盪信號及一第二振盪 信號； 一第二振盪電路，產生一第三振盪信號； 一振盪控制電路，產生控制電壓施加於該第一振盪電 路及該第二振盪電路； -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
    —弟—混波器電路，利用該第一振盘信號變 、、泉的信號頻率； 换來自天 一放大器電路，放大來自該第一混波器的輪出信 解凋電路，利用該第三振盪信號解調來 ； 路的輸出信號； 目礤放大電 第一混波器電路，利用該第二振盪信號變換— 的頻率成為由該天線發射的信號頻率； 5 ’ 第-組電路及第二组電路係固定在—半導體區域 ,/、中孩第一組電路與該第二組電路於一位 Φ兮哲夏險離，其 :该弟一組電路包括一該第一混波器電路及該第—振盪 電及其中該第二組電路包括該第二振|電路該放 大器電路及該解調電路。 Μ·如申請專利範圍第以項之信號處理半導體積體電路，其 中該第一混波器電路及該第一振盪電路形成於第_島區 域，該第一島區域係經由一隔離區域配置於該半導體區 域且由一隔離帶所包圍；其中該放大器電路及該解^電 路形成於第二島區域，該第二島區域係經由一隔離區域 配置於違半導體區域且由一隔離帶所包圍；及其中該第 一島區域包括一第二半導體區域具有比該第一島區域的 半導體區域低的電阻，且被施加預定電|。 27·如申請專利範圍第2 6項之信號處理半導體積體電路，其 中該第二島區域包括一第三半導體區域，具有比該第二 島區域的半導體區域低的電阻，且被施加預定電壓。 28.如申請專利範圍第27項之信號處理半導體積體電路，進 -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） A B c D 548687 六、申請專利範圍 一步包括一第四半導體區域，位於該第一島區域及該第 二島區域之間的一半導體區域内，該第四半導體區域具 有比介於該第一島區域及該第二島區域之間的半導體區 域低的電阻，且被施加預定電壓。 29. 如申請專利範圍第26項之信號處理半導體積體電路，進 一步包括一第四半導體區域，位於該第一島區域及該第 二島區域之間的一半導體區域内，該第四半導體區域具 有比介於該第一島區域及該第二島區域之間的半導體區 域低的電阻，且被施加預定電壓。 30. —種無線電通信半導體積體電路，包括： 一低雜訊放大電路，接收一信號及提供一具有第一頻 率的放大信號； 一第一混波器，接收放大信號及變換該放大信號成為 一具有比第一頻率低的第二頻率的一信號； 一解調器，耦合該第一混波器及解調具有第二頻率的 信號； 一調變器，調變一發射信號；及 一第二混波器，耦合該調變器及根據該調變器輸出信 號提供一具有第三頻率的信號， 其中該第一混波器形成於第一島區域，該第一島區域 位於第一半導體區域内被一隔離帶包圍，該第一半導體 區域經由一隔離區域配置於第二半導體區域的表面上的 :其中該第二混波器形成於第二島區域，該第二島區域 位於該第一半導體區域内被一隔離帶包圍；及其中該第 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 548687 A BCD 六、申請專利範圍 一島區域及該第二島區域之一包括一第三半導體區域， 該第三半導體區域被施加一預定電壓，且具有比該第一 島區域及該第二島區域之一低的電阻。 31. 如申請專利範圍第3 0項之無線電通信半導體積體電 路，進一步包括： 一第四半導體區域，形成於位於該第一島區域及該第 二島區域之間的一半導體區域，其中該第四半導體區域 被施加一預定電壓，且該第四半導體區域具有比位於該 第一島區域及該第二島區域之間的半導體區域低的電阻 〇 32. 如申請專利範圍第31項之無線電通信半導體積體電 路，其中施加在該第三半導體區域的預定電壓實質上等 於施加在該第四半導體區域的預定電壓。 33. —種無線電通信半導體積體電路，包括： 一低雜訊放大電路，接收一信號及提供一具有第一頻 率的放大信號； 一第一混波器，接收放大信號及變換該放大信號成為 一具有比第一頻率低的第二頻率的一信號； 一解調器，耦合該第一混波器及解調具有第二頻率的 信號； 一調變器，調變一發射信號；及 一第二混波器，耦合該調變器及根據該調變器輸出信 號提供一具有第三頻率的信號， 其中該第一混波器形成於第一島區域，該第一島區域 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 548687
    位於第—半導體區域内被-隔離帶包圍，該第-半導體 區域經由:隔離區域配置於第二半導體區域的表面上，· 的’其中該第二混波器形成於第二島區域，該第二島區 域位於琢第-半導體區域内被—隔離帶包圍，·及其中該 第一島區域及該第二島區域各包括一第三半導體區域: 孩第三半導體區域被施加一預定電壓，且具有比該第一 島區域及違第一島區域之任一者低的電阻。 34.如申請專利範圍第3 3項之無線電通信半導體積體電 路，進一步包括： 一第四半導體區域，形成於位於該第一島區域及該第 二島區域之間的一半導體區域，其中該第四半導體區域 被施加一預定電壓，且該第四半導體區域具有比位於該 第一島區域及該第二島區域之間的半導體區域低的電阻 〇 35·如申請專利範圍第34項之無線電通信半導體積體電 路，其中知加在遠弟二半導體區域的預定電壓實質上等 於施加在該第四半導體區域的預定電壓。 36· —種無線電通信半導體積體電路，包括： 一低雜訊放大電路，接收一信號及提供一具有第一頻 率的放大信號； ~ 一第一混波器，接收放大信號及變換該放大信號成為 一具有比第一頻率低的第二頻率的一信號； 一解調器，耦合該第一混波器及解調具有第二頻率的 信號； ~ -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 548687 A8 B8
    一調變器，調變一發射信號；及 一第二混波器，耦合該調變器及根據該調變器輸出信 號&供一具有第三頻率的信號， 其中該解調器形成於第一島區域，該第一島區域位於 第一半導體區域内被-隔離帶包圍，該第—半導體區域 經由一隔離區域配置於第二半導體區域的表面上的；其 中謔夂調器形成於第二島區域，該第二島區域位於該第 -半：體區域内被一隔離帶包圍；及其中該第一島區域 及孩第二島區域之一包括一第三半導體區域，該第三半 導體區域被施加一預定電壓，且具有比該第一島區域及 3弟一島區域之一低的電阻。 37.如申請專利範圍第3 6項之無線電通信半導體積體電 路，進一步包括： 一第四半導體區域，形成於位於第一島區域及第二島 區域之間的一半導體區域，其中該第四半導體區域被施 加一預定電壓，且該第四半導體區域具有比位於該第一 島區域及該第二島區域之間的半導體區域低的電阻。 38·如申清專利範圍第3 7項之無線電通信半導體積體電 路，其中施加在該第三半導體區域的預定電壓實質上等 於施加在該第四半導體區域的預定電壓。 39. —種無線電通信半導體積體電路，包括·· 一低雜訊放大電路，接收一信號及提供一具有第一頻 率的放大信號； 一第一混波器，接收放大信號及變換該放大信號成為 -13· 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) A B c D 548687 六、申請專利範圍 一具有比第一頻率低的第二頻率的一信號； 一解調器，耦合該第一混波器及解調具有第二頻率的 信號； 一調變器，調變一發射信號；及 一第二混波器，耦合該調變器及根據該調變器輸出信 號提供一具有第三頻率的信號， 其中該解調器形成於第一島區域，該第一島區域位於 第一半導體區域内被一隔離帶包圍，該第一半導體區域 經過一隔離區域配置於第二半導體區域的表面上；其中 該變調器形成於第二島區域，該第二島區域位於該第一 半導體區域内被一隔離帶包圍；及其中該第一島區域及 該第匕島區域各包括一第三半導體區域，該第三半導體 區域被施加一預定電壓，且具有比該第一島區域及該第 二島區域之任一者低的電阻。 40. 如申請專利範圍第39項之無線電通信半導體積體電 路，進一步包括： 一第四半導體區域，形成於位於該第一島區域及該第 二島區域之間的一半導體區域，其中該第四半導體區域 被施加一預定電壓，且該第四半導體區域具有比位於該 第一島區域及該第二島區域之間的半導體區域低的電阻 〇 41. 如申請專利範圍第40項之無線電通信半導體積體電 路，其中施加在該第三半導體區域的預定電壓實質上等 於施加在該第四半導體區域的預定電壓。 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 548687 A8 B8 C8 D8 申請專利範圍 42·如申請專利範圍第3 9項之無線電通信半導體積體電 路’進一步包括： —第三島區域，位於該第一半導體區域内由一隔離帶 包圍，於其中形成第一混波器，及包括一第五半導體區 域，其中該第五半導體區域被施加一預定電壓，且其中 該第五半導體區域具有比該第三島區域低的電阻。 43·如申請專利範圍第42項之無線電通信半導體積體電 路’其中該第二島區域位於該第一島區域及該第三島區 域之間的一位置。 44.如申請專利範圍第4 3項之無線電通信半導體積體電 路，其中施加在該第三半導體區域的預定電壓實質上等 於施加在該第五半導體區域的預定電壓。 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001244416A (ja) * 2000-02-29 2001-09-07 Hitachi Ltd 信号処理用半導体集積回路
JP3831908B2 (ja) * 2002-09-13 2006-10-11 株式会社ルネサステクノロジ 通信用半導体集積回路および無線通信システム
GB2393050B (en) * 2002-09-13 2006-11-15 Hitachi Ltd Communication semiconductor integrated circuit and radio communication system
JP4010504B2 (ja) * 2003-06-04 2007-11-21 日立金属株式会社 マルチバンド用送受信機およびそれを用いた無線通信機
JP2005006127A (ja) * 2003-06-12 2005-01-06 Toyota Industries Corp ミキサ回路
JP2005151113A (ja) * 2003-11-14 2005-06-09 Matsushita Electric Ind Co Ltd 無線通信用半導体集積回路
US7000214B2 (en) * 2003-11-19 2006-02-14 International Business Machines Corporation Method for designing an integrated circuit having multiple voltage domains
JP2005235977A (ja) 2004-02-19 2005-09-02 Matsushita Electric Ind Co Ltd 半導体集積回路
JP2005252099A (ja) * 2004-03-05 2005-09-15 Sharp Corp 高周波用半導体装置
US6936514B1 (en) 2004-04-05 2005-08-30 Advanced Micro Devices, Inc. Semiconductor component and method
GB2418790A (en) * 2004-09-29 2006-04-05 Renesas Tech Corp Direct upconversion of transmission signal employing a notch filter
US7223640B2 (en) * 2005-03-03 2007-05-29 Advanced Micro Devices, Inc. Semiconductor component and method of manufacture
JP4521602B2 (ja) 2005-06-06 2010-08-11 ルネサスエレクトロニクス株式会社 マルチモード高周波回路
JP2007208373A (ja) * 2006-01-31 2007-08-16 Sharp Corp 半導体集積回路装置及びこれを用いたチューナ装置
KR101351885B1 (ko) * 2006-11-13 2014-01-15 엘지디스플레이 주식회사 노트북 컴퓨터용 표시패널 구동회로기판과 이를 구비한노트북 컴퓨터
US20080266103A1 (en) * 2007-04-30 2008-10-30 Industrial Technology Research Institute Radio frequency identification devices
JP5340763B2 (ja) * 2009-02-25 2013-11-13 ローム株式会社 Ｌｅｄランプ
JP6266219B2 (ja) * 2013-03-18 2018-01-24 ルネサスエレクトロニクス株式会社 半導体装置
US20140292415A1 (en) * 2013-03-26 2014-10-02 Skyworks Solutions, Inc. Semiconductor device heat dissipation using high thermal conductivity dielectric layer
JP6343047B2 (ja) * 2017-02-10 2018-06-13 ルネサスエレクトロニクス株式会社 半導体装置
JP6535124B2 (ja) * 2018-05-17 2019-06-26 ルネサスエレクトロニクス株式会社 半導体装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5780774A (en) * 1980-11-07 1982-05-20 Hitachi Ltd Semiconductor integrated circuit device
US4887144A (en) * 1985-07-26 1989-12-12 Texas Instruments Incorporated Topside substrate contact in a trenched semiconductor structure and method of fabrication
US4819052A (en) * 1986-12-22 1989-04-04 Texas Instruments Incorporated Merged bipolar/CMOS technology using electrically active trench
US4977439A (en) * 1987-04-03 1990-12-11 Esquivel Agerico L Buried multilevel interconnect system
JPS6489365A (en) * 1987-09-29 1989-04-03 Nec Corp Semiconductor device
US4939567A (en) * 1987-12-21 1990-07-03 Ibm Corporation Trench interconnect for CMOS diffusion regions
JP2970853B2 (ja) * 1989-06-19 1999-11-02 株式会社日立製作所 半導体集積回路装置及び電子装置
JPH0340294A (ja) * 1989-07-05 1991-02-21 Mitsubishi Electric Corp スタティック型半導体記憶装置
US5196373A (en) * 1990-08-06 1993-03-23 Harris Corporation Method of making trench conductor and crossunder architecture
JPH0513561A (ja) 1991-07-03 1993-01-22 Fujitsu Ltd 半導体集積回路
JPH07263539A (ja) 1993-12-09 1995-10-13 Hitachi Ltd 半導体集積回路装置及びその製造方法
JP2001244416A (ja) * 2000-02-29 2001-09-07 Hitachi Ltd 信号処理用半導体集積回路

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