JP2007158766A - 半導体集積装置 - Google Patents

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Abstract

【課題】安定した通信処理を可能にする半導体集積装置を提供する。
【解決手段】例えば、フロントエンド回路の内部回路であり、ＰＬＬ回路等の基準発振信号を生成するディジタル制御水晶発振回路内に、基準周波数を調整するためのバラクタダイオードＰＮ＿ＶＤ１を内蔵する。ＰＮ＿ＶＤ１は、所謂ＳＯＩ構造を備えた半導体層ＤＦに形成し、埋め込み絶縁層ＩＳ１から順に、ｎ−型半導体領域（Ｎ−）、ｐ型半導体領域（Ｐ）、ｎ＋型半導体領域（Ｎ＋）の構造とし、この（Ｎ＋）に周波数調整ノードとなるカソードノードＣＤを接続する。また、ｎ＋型半導体領域（Ｎ＋）の両側には、（Ｐ）に接続するｐ＋型半導体領域（Ｐ＋）を形成し、この（Ｐ＋）に、グラウンド電圧ＧＮＤが印加されるアノードノードＡＤを接続する。これによって、半導体基板ＳＵＢからＩＳ１を介して周波数調整ノードに伝達するノイズを抑えることが可能となる。
【選択図】図５

Description

本発明は、半導体集積装置に関し、特に、携帯電話システムなどに用いられ、アップコンバートやダウンコンバートなどを行う半導体集積装置に適用して有効な技術に関するものである。
例えば、特許文献１には、複数の回路部を含む半導体チップが、ダウンボンディングに対応したＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−ｌｅａｄｅｄ ｐａｃｋａｇｅ）等のパッケージに搭載された構成において、各回路部のグラウンドを個別に設ける技術が示されている。具体的には、例えば、無線通信での変調／復調といった送受信系の信号処理を行う半導体チップに対して、受信系に属するロウノイズアンプ回路部のグラウンドパッドを直接外部リードにボンディングし、その他のグラウンドパッドをダウンボンディングでダイパッドに共通接続するような構成が示されている。これによって、ロウノイズアンプ回路部に向けたグラウンドノイズの回り込みを防止できる。また、特許文献１には、所謂ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を備えた半導体チップを用い、前述したダウンボンディングに加えて、この半導体チップの裏面も導電性の接着剤を用いてダイパッドに接続した構成が示されている。
国際公開第０３／９４２３２号パンフレット
一般的に、携帯電話システムを代表とする無線通信システムには、ベースバンド信号と高周波の局部発振信号とを合成するアップコンバート機能やダウンコンバート機能が備わっている。局部発振信号は、通常、水晶発振回路によって生成した例えば２６ＭＨｚ等の基準発振信号を基にして、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を用いて生成される。したがって、アップコンバート（および変調）やダウンコンバート（および復調）を正確に行うためには、基準発振信号を高精度な周波数で安定して生成させることが必要である。
一方、このようなＰＬＬ回路および水晶発振回路等を含むアップ／ダウンコンバート機能は、フロントエンドＩＣと呼ばれる１つの半導体チップで実現されることが多い。この場合、水晶発振回路で必要な水晶振動子は半導体チップの外付け部品となる。しかしながら、水晶振動子に製造ばらつき等があると高精度な周波数を実現できない。このため、水晶振動子に加えて、バラクタダイオード（またはバリキャップダイオード）などの可変容量素子を用い、ＡＦＣ（Ａｕｔｏｍａｔｉｃ Ｆｒｅｑｕｅｎｃｙ Ｃｏｒｒｅｃｔｉｏｎ）と呼ばれる制御によって基準発振信号の補正を行っている。
ＡＦＣとは、基地局から通信端末（携帯電話機など）に向けて送信される搬送波を含んだデータ信号を用いて、このデータ信号との間で周波数誤差をなくすように通信端末の基準発振信号の周波数を合わせ込むような制御である。具体的には、例えば、基地局からのデータ信号を復調してベースバンド信号であり直交信号であるＩ信号およびＱ信号を抽出し、このＩ信号およびＱ信号から得られる位相が所望の状態となるように可変容量素子の電圧（すなわち基準発振信号の周波数）を調整するような制御が行われる。
このようなＡＦＣ制御は、例えば、通信端末がアイドル状態の時（例えば、携帯電話機が通話を行っておらず基地局との間で位置情報のやり取りを行っている時）などで逐次行われる。これによって、基準発振信号の周波数を基地局側の周波数に対して高精度化することが可能となる。しかしながら、本発明者等の検討によると、前述したフロントエンドＩＣの構成によっては、この基準発振信号の高精度な周波数を常に安定して生成できない場合があることが判明した。
図１０は、本発明の前提として検討した半導体集積装置において、その半導体チップの構成例を示す要部断面図である。図１１は、図１０の半導体チップが搭載されたパッケージの外形例を示すものであり、（ａ）は断面図、（ｂ）は平面図である。
図１０に示す半導体チップは、半導体基板（支持基板）ＳＵＢ上に埋め込み絶縁層ＩＳ１（ＳｉＯ２）が形成され、更に、ＩＳ１上に半導体層ＤＦが形成された所謂ＳＯＩ構造を備えている。この半導体層ＤＦには、例えば、アップ／ダウンコンバータ回路およびＰＬＬ回路等の要素回路となるＰＭＯＳトランジスタＰＭＯＳ＿ＴＲ、ＮＭＯＳトランジスタＮＭＯＳ＿ＴＲ、或いはＮＰＮバイポーラトランジスタＮＰＮ＿ＴＲなどに加えて、前述した水晶発振回路で用いられるバラクタダイオードＰＮ＿ＶＤ４が形成されている。各トランジスタおよびバラクタダイオードＰＮ＿ＶＤ４のそれぞれは、埋め込み絶縁層ＩＳ１と、半導体層ＤＦの主面からＩＳ１に達するように形成されたトレンチ分離絶縁層ＩＳ２（ＳｉＯ２）とによって分離されている。
バラクタダイオードＰＮ＿ＶＤ４の半導体層ＤＦでは、埋め込み絶縁層ＩＳ１からＤＦの主面に向けて、ｎ＋＋型半導体領域（Ｎ＋＋）、ｎ型半導体領域（Ｎ）が順に形成される。更に、ｎ型半導体領域（Ｎ）内には、ｐ＋型半導体領域（Ｐ＋）が形成され、この領域がバリア層（ＣｏＳｉ２）およびコンタクト層ＣＮＴを介してアノードノードＡＤとなるメタル配線層Ｍ１に接続される。一方、ｐ＋型半導体領域（Ｐ＋）の横には、ＤＦの主面からｎ型半導体領域（Ｎ）に達するように形成された絶縁層ＩＳ３を挟んで、ｎ＋型半導体領域（Ｎ＋）が形成される。このｎ＋型半導体領域（Ｎ＋）は、前述したｎ型およびｎ＋＋型半導体領域（Ｎ／Ｎ＋＋）内に形成され、バリア層（ＣｏＳｉ２）およびコンタクト層ＣＮＴを介してカソードノードＣＤとなるメタル配線層Ｍ１に接続される。
このような半導体チップは、高密度実装を実現するため、例えば、図１１に示すようなＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）などのパッケージに搭載される。図１１（ａ），（ｂ）では、表面と裏面にそれぞれ配線パターンＭＳを備えた配線基板ＳＢの表面に、絶縁性ペースト材ＮＣ＿ＰＳＴを介して半導体チップＤＩＥが搭載されている。半導体チップＤＩＥの表面に設けられた各種電極パッドは、ボンディングワイヤＢＷを介して配線基板ＳＢの表面の配線パターンＭＳに接続される。ＳＢの表面の配線パターンＭＳは、ビアＶを介して裏面の配線パターンＭＳに接続され、裏面の配線パターンＭＳを介してはんだボールＨＢに接続される。なお、ここでは、図１１（ｂ）に示すように、半導体チップＤＩＥの直下に位置する配線基板ＳＢの表面領域に各種配線パターンＭＳが形成されているため、絶縁性ペースト材が用いられている。
ところで、図１０に示したようなＳＯＩ構造では、各トランジスタおよびバラクタダイオードＰＮ＿ＶＤ４が絶縁層ＩＳ１，ＩＳ２によって分離されるため、ノイズの影響をある程度低減することが可能である。しかしながら、アップ／ダウンコンバータ回路、ＰＬＬ回路等を構成する各トランジスタは、例えば通話の最中などでは、数ＧＨｚレベルの高周波で頻繁に動作するためノイズのレベルが非常に大きくなる。本発明者等の検討によると、このようなノイズによってバラクタダイオードＰＮ＿ＶＤ４の容量値が変化し、基準発振信号の周波数（基準周波数）が不安定となることが判明した。また、この要因として、図１０のＰＮ＿ＶＤ４のｎ＋＋型半導体領域（Ｎ＋＋）に向けて、各トランジスタ直下の埋め込み絶縁層ＩＳ１から半導体基板ＳＵＢを介してノイズの廻り込みが発生し、ＰＮ＿ＶＤ４の容量値を制御するカソードノードＣＤの電圧が変化していることを見出した。
図１２は、図１０の半導体チップを図１１のパッケージに封止した状態で、この半導体チップ内に含まれる水晶発振回路の基準周波数を評価した結果を示すグラフである。図１２では、横軸に温度を示し、縦軸に｛（送信時の基準周波数）−（受信時の基準周波数）｝の絶対値を示している。また、ＡＦＣ制御の電圧（すなわちＰＮ＿ＶＤ４のカソードノードＣＤの電圧）が３通り（０．１Ｖ，０．９Ｖ，２．４Ｖ）の場合で評価を行っている。この図に示すように、送信時と受信時とで基準周波数に約０．１ｐｐｍ（２６ＭＨｚの場合で約２．６Ｈｚ）の誤差が生じている。
すなわち、仮にアイドル状態でのＡＦＣ制御によって基準周波数を補正しても、送信状態や受信状態に移行すると、この補正した基準周波数が変動しており、基準発振信号を常に安定して生成できないことが判る。これは、送信時と受信時とで半導体チップ内の動作する回路がそれぞれ異なり、ＰＮ＿ＶＤ４に与えるノイズもそれぞれ異なるためと考えられる。一般的に、基地局との間の送受信を確実に行うためには、基準周波数として、送信／受信といった状態に関わらず常に±０．１ｐｐｍ以内の精度が求められ、より望ましくは±０．０６ｐｐｍ以内の精度が要求される。
このような問題と解決するためには、例えば、バラクタダイオードＰＮ＿ＶＤを水晶振動子と同様に外付け部品とすることが考えられる。しかしながら、近年、携帯電話システムにおいては、例えば８８０〜９１５ＭＨｚ帯を用いるＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）方式や１７１０〜１７８５ＭＨｚ帯を用いるＤＣＳ（Ｄｉｇｉｔａｌ Ｃｅｌｌｕｌａｒ Ｓｙｓｔｅｍ）方式といった異なる通信方式に対応したものが存在する。特に、このような場合は、各部品数および各部品面積が大きくなり、益々、部品実装面積の確保が必要とされるため、なるべく多くの部品を半導体チップに内蔵することが求められる。
そこで、本発明の目的は、安定した通信処理を可能にする半導体集積装置を提供することにある。また、本発明の他の目的は、無線通信システムの小型化を可能にする半導体集積装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体集積装置は、支持基板上に第１絶縁層が形成され、第１絶縁層上に半導体層が形成された、所謂ＳＯＩ構造の半導体チップを備えている。そして、この半導体層には、所定の基準周波数を備えた基準発振信号を生成する第１回路や、この基準発振信号を用いて基準周波数の定倍の周波数を備えた局部発振信号を生成する第２回路や、送信信号又は受信信号と局部発振信号とを合成する周波数変換回路などが形成されている。このような構成において、本発明の特徴は、半導体層の第１回路の部分に、基準電圧ノードに対して周波数調整ノードの電圧を変更することで基準周波数を調整可能なバラクタダイオードが形成されることにある。
このように、半導体チップ上にバラクタダイオードを内蔵することで、部品の高密度化が進む例えば携帯電話システムなどにおいて、システムの小型化や、部品実装の容易化および部品検査コストの低減などが実現可能となる。また、このような内蔵バラクタダイオードを複数形成することで、基準周波数の調整を高精度に行うことが可能となる。
また、本発明による半導体集積装置は、前述したような半導体層のバラクタダイオードの部分に、周波数調整ノードに接続される第１導電型の第１半導体領域と、この第１半導体領域と前述した第１絶縁層の間に、第１導電型とは反対の導電型となる第２導電型の第２半導体領域とが形成されることが特徴となっている。このような構成によると、例えば、前述した第２回路や周波数変換回路等から支持基板および第１絶縁層を介してバラクタダイオードに向けたノイズが発生した場合でも、そのノイズが周波数調整ノードに至るまでに第２半導体領域で緩和されるため、基準周波数を安定化させることが可能となる。
なお、より具体的な構成は、幾つか考えられるが、例えば、第１絶縁層上に第１導電型の第３半導体領域を形成し、第３半導体領域上に前述した第２半導体領域を形成し、第２半導体領域上に前述した第１半導体領域を形成したものなどが挙げられる。この場合、例えば、第１半導体領域は、カソードノードとなり、第２半導体領域は、アノードノードとなり、このアノードノードは、接地電圧等の基準電圧ノードに接続される。さらに、第３半導体領域は、第１半導体領域よりも不純物密度を低濃度に形成することが望ましい。例えば、第１半導体領域がｎ＋型の場合、第３半導体領域をｎ−型とする。
このような構成を用いると、前述したようなノイズが、第３半導体領域の高抵抗や、第３半導体領域と第２半導体領域間の接合容量で低減され、更に、第２半導体領域でシールドされるため、周波数調整ノードに対応する第１半導体領域には、殆どノイズが伝達されない。したがって、基準周波数を常に安定して維持することができるため、アップコンバート／ダウンコンバート（変調／復調）といった通信処理を、常に正確に安定して行うことが可能となる。
また、本発明による半導体集積装置は、前述したような半導体層のバラクタダイオードの部分を主面側から平面で見た場合に、第１半導体領域に接続される周波数調整ノードを中心として、その両側に第２半導体領域に接続される基準電圧ノードが配置されることが特徴となっている。このような構成を用いると、例えば、半導体チップ上の配線層などで横方向に伝達されるノイズに対しても、周波数調整ノードが基準電圧ノードによってシールドされるため、基準周波数を安定化させることが可能となる。
また、本発明による半導体集積装置では、例えば、前述したような半導体チップがＢＧＡ等のパッケージに搭載され、半導体チップの裏面（支持基板の裏面）が接地電圧に固定可能な構成となっている。具体的には、例えば、ＢＧＡ等の配線基板の表面に、接地電圧となる外部端子に接続される接地電圧用配線パターンを設け、この配線パターンに支持基板の裏面を導電性ペーストを用いて接続する。これによっても、前述したような支持基板を介するノイズ量を低減でき、安定した通信処理が実現可能となる。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、安定した通信処理が実現可能となる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
（実施の形態１）
本実施の形態１に示される半導体集積装置は、例えば、フロントエンド回路などであり、詳細は後述するが、それに含まれるバラクタダイオードの構成が主要な特徴となっている。
図１は、本発明による実施の形態１の半導体集積装置において、それを適用した無線通信システムの構成例を示すブロック図である。図１の無線通信システムは、アンテナＡＮＴの接続を送信／受信に応じて切り替えるスイッチＡＮＴ＿ＳＷと、受信信号から不要波を除去する高周波フィルタＲＦＦＩＬと、送信信号を増幅する高周波電力増幅回路ＨＰＡ＿ＩＣと、受信信号の復調や送信信号の変調等を行うフロントエンド回路Ｆ＿ＩＣと、ベースバンド回路ＢＢ＿ＩＣなどから構成される。ここで、フロントエンド回路（半導体集積装置）Ｆ＿ＩＣは、１つの半導体チップに形成され、例えばＢＧＡ等にパッケージングされる。また、ＨＰＡ＿ＩＣやＢＢ＿ＩＣもそれぞれ個別の半導体チップで形成され、各々パッケージングされる。このように個々にパッケージングされたＩＣは、スイッチＡＮＴ＿ＳＷを含めて１つの誘電体基板上に実装される。
特に制限されるものでないが、フロントエンド回路Ｆ＿ＩＣは、例えば、ＧＳＭ８５０（送受信帯域：８２４〜８９４ＭＨｚ）、ＧＳＭ９００（８８０〜９６０ＭＨｚ）、ＤＣＳ１８００（１７１０〜１８８０ＭＨｚ）、およびＰＣＳ１９００（１８５０〜１９９０ＭＨｚ）の４つの通信方式に対応したものとなっている。高周波フィルタＲＦＦＩＬ内には、この４つの通信方式にそれぞれ対応する４通りのフィルタが設けられ、ＡＮＴからの受信信号は、ＲＦＦＩＬによって各通信方式に対応する周波数帯に分別された上でＦ＿ＩＣに出力される。フロントエンド回路Ｆ＿ＩＣは、大別すると、受信系ブロックＲＸ＿ＢＬＫと、送信系ブロックＴＸ＿ＢＬＫと、これらブロックに各種発振信号を供給するクロック系ブロックＣＫ＿ＢＬＫと、全体の制御を行う制御回路ＣＴＬ＿ＬＯＧとに分けられる。
クロック系ブロックＣＫ＿ＢＬＫは、基準発振信号を生成するディジタル制御水晶発振回路ＤＣＸＯと、高周波用発振回路ＲＦＶＣＯと、シンセサイザ回路ＳＹＮＴＨと、分周回路ＲＦＬＯＣＡＬなどによって構成される。ＤＣＸＯは、詳細は後述するが、例えば２６ＭＨｚ又は１３ＭＨｚといった基準発振信号を生成し、それをシンセサイザ回路ＳＹＮＴＨに出力する。ＳＹＮＴＨは、ＲＦＶＣＯからの発振信号を設定した比率で分周し、その信号と基準発振信号とを位相比較するシンセサイザロジックＳＹＮＴＨ＿ＬＯＧと、この位相比較結果に応じた電圧をＲＦＶＣＯに供給し、ＲＦＶＣＯの周波数を制御するループフィルタなどを含んでいる。すなわち、これらはＰＬＬ回路の構成となっている。分周回路ＲＦＬＯＣＡＬは、ＲＦＶＣＯからの発振信号を各種通信方式に応じて分周し、それを送信系ブロックＴＸ＿ＢＬＫや受信系ブロックＲＸ＿ＢＬＫに供給する。
受信系ブロックＲＸ＿ＢＬＫは、受信信号を増幅するロウノイズアンプＬＮＡと、その増幅信号をダウンコンバート（周波数変換）および復調するミキサＭＩＸと、ＭＩＸの出力を増幅してベースバンド回路ＢＢ＿ＩＣに出力する高利得増幅部ＰＧＡ＿ＢＬＫなどから構成される。ミキサＭＩＸは、分周回路ＲＦＬＯＣＡＬの出力信号からそれぞれ９０度位相が異なる直交信号を生成し、この直交信号とＬＮＡで増幅された受信信号とを合成することでＩ信号およびＱ信号を生成する。高利得増幅部ＰＧＡ＿ＢＬＫは、交互に直列形態に接続された複数のロウパスフィルタ（１ｓｔ〜４ｔｈ Ｆｉｌｔｅｒ）および利得制御アンプ（１ｓｔ〜３ｒｄ ＰＧＡ）と、最終段に接続された利得固定のアンプＡｍｐと、オフセットキャンセル回路とを含み、Ｉ信号およびＱ信号を個々に増幅してＢＢ＿ＩＣに出力する。オフセットキャンセル回路は、各利得制御アンプの出力のＤＣオフセットを「０」にするための制御を行う。
送信系ブロックＴＸ＿ＢＬＫは、ベースバンド回路ＢＢ＿ＩＣから出力されたＩ信号／Ｑ信号に対して中間周波数で直交変調を行う変調回路Ｉ／Ｑ＿ＭＯＤと、この変調信号と位相シフトが一致するように出力電波を制御する位相ループ系回路と、この変調信号と振幅シフトが一致するように出力電波を制御する振幅ループ系回路などから構成される。このような構成は、ポーラーループと呼ばれ、位相シフトを含むＧＭＳＫ変調（ＧＳＭシステム用）や、位相シフトと振幅シフトを含む８−ＰＳＫ変調（ＥＤＧＥシステム用）に対応可能である。Ｉ／Ｑ＿ＭＯＤは、ＲＦＶＣＯの発振信号を１／Ｎに分周した中間周波数が入力され、この中間周波数の発振信号から９０度位相がずれた直交信号を生成し、この直交信号をＢＢ＿ＩＣからのＩ信号／Ｑ信号で変調する。中間周波数で変調されたＩ信号およびＱ信号は、加算された後に位相ループ系回路および振幅ループ系回路に入力される。
位相ループ系回路は、送信用発振回路ＴＸＶＣＯと、その出力の帰還信号を入力とするオフセットミキサＤＣＭと、ＤＣＭの出力とＩ／Ｑ＿ＭＯＤからの変調信号とを位相比較する位相比較部ＰＨ＿ＤＥＴと、その比較結果に応じた電圧を生成してＴＸＶＣＯを制御するループフィルタなどから構成される。すなわち、一例として、通信方式がＧＳＭ９００の場合、ＲＦＶＣＯから例えば３８４０ＭＨｚの発振信号が出力され、これを分周して８０ＭＨｚ等の中間周波数が生成される。これを用いて、Ｉ／Ｑ＿ＭＯＤでは８０ＭＨｚの搬送波を備えた変調信号が生成される。
一方、ＲＦＶＣＯからの３８４０ＭＨｚの発振信号は分周回路ＲＦＬＯＣＡＬで１／４に分周され、９６０ＭＨｚの発振信号としてオフセットミキサＤＣＭの一方に供給される。ＤＣＭの他方には、ＴＸＶＣＯの発振信号（周波数（ｆＴＸ））が、その出力に接続されたループ（サブループ）か、高周波電力増幅回路ＨＰＡ＿ＩＣおよびカプラを介するループ（メインループ）によってフィードバックされる。ＤＣＭの出力をロウパスフィルタに通すと、その周波数差（９６０ＭＨｚ−ｆＴＸ）が得られ、これに相当する信号とＩ／Ｑ＿ＭＯＤからの８０ＭＨｚの変調信号とがＰＨ＿ＤＥＴで位相比較される。ループフィルタ（ＰＭ Ｌｏｏｐ Ｆｉｌｔｅｒ）は、ＰＨ＿ＤＥＴの比較結果となる電流を電圧に変換し、位相差を無くすようにＴＸＶＣＯを制御する。これによって、ＴＸＶＣＯの発振信号は、一定振幅を備えたｆＴＸ＝８８０ＭＨｚ（ＧＳＭ９００の通信方式）の信号となり、変調信号の位相シフト情報を８８０ＭＨｚにアップコンバート（周波数変換）したものとなる。
振幅ループ系回路は、前述したメインループからＤＣＭを経た信号を増幅する可変利得増幅回路ＭＶＧＡと、その出力と変調信号とを比較する振幅比較部ＡＤＥＴと、その出力を入力とするループフィルタおよび可変利得増幅回路ＩＶＧＡと、ＩＶＧＡの出力からＨＰＡ＿ＩＣの制御電圧を生成する電力制御部ＬＤＯ＿ＣＯＮＴなどから構成される。ＭＶＧＡは、パワーアンプ回路ＨＰＡ＿ＩＣの出力電力を制御するために設けられ、そのゲインは、ベースバンド回路ＢＢ＿ＩＣから利得制御回路ＬＩＮＥＡＲを介して設定される。
すなわち、ＧＳＭやＥＤＧＥ対応のシステムにおいては、送信時のアンテナ出力電力が規定の範囲内で制御される必要がある。このアンテナ出力電力に対応する信号は、メインループ経由（減衰器ＡＴＴ→オフセットミキサＤＣＭ→ＭＶＧＡ）で振幅比較部ＡＤＥＴの一方の入力に帰還される。ここで、位相ループおよび振幅ループが収束して定常状態となった際には、ＡＤＥＴの一方の入力であるメインループからの帰還信号が、他方の入力であるＩ／Ｑ＿ＭＯＤからの変調信号に等しい状態となる。したがって、ＭＶＧＡのゲインを下げると、変調信号の電圧レベルとの誤差をなくすためＨＰＡ＿ＩＣの出力電力が大きくなるように制御され、逆にゲインを上げると出力電力が小さくなるように制御される。
振幅比較部ＡＤＥＴは、例えば、メインループからの帰還信号の電圧レベルと変調信号の電圧レベルとの差分を電流信号として出力する。この電流信号は、ループフィルタ（ＡＭ Ｌｏｏｐ Ｆｉｌｔｅｒ）で電圧に変換され、この電圧によってＡＤＥＴでの振幅誤差が無くなるようにＨＰＡ＿ＩＣの出力電力が制御される。なお、ここでは、ループフィルタの出力が、可変利得増幅回路ＩＶＧＡと電力制御部ＬＤＯ＿ＣＯＮＴを介してＨＰＡ＿ＩＣを制御している。ＩＶＧＡのゲインは、｛（ＭＶＧＡのゲイン）×（ＩＶＧＡのゲイン）｝が一定値となるように制御される。このＩＶＧＡは、ＭＶＧＡのゲインを変化された場合に振幅ループのループ帯域、位相余裕等の特性が低下するのを防止するために設けられている。ＬＤＯ＿ＣＯＮＴは、電流−電圧変換やＨＰＡ＿ＩＣを制御するための最適なレベル調整などを行う。
制御回路ＣＴＬ＿ＬＯＧには、例えば、コントロールレジスタ等が設けられ、このレジスタは、ベースバンド回路ＢＢ＿ＩＣからの信号に基づいて設定される。コントロールレジスタは、各回路の制御情報や各種動作モード（受信モード、送信モード、アイドルモード、ウォームアップモードなど）を設定するために設けられる。ＣＴＬ＿ＬＯＧは、このような情報に基づいて各回路にタイミング信号を出力したり、動作モードに応じたシーケンス制御などを行う。なお、アイドルモードとは、例えば待受け時等ごく一部の回路のみが動作し、少なくとも発振回路を含む大部分の回路が停止するスリープ状態となるモード、ウォームアップモードは送信または受信の直前にＰＬＬ回路を起動させるモードである。
図２は、図１の半導体集積装置において、その各回路の配置構成例を示す概略図である。図２に示す半導体集積装置（フロントエンド回路）Ｆ＿ＩＣは、右上部分にディジタル制御水晶発振回路ＤＣＸＯが配置され、その左側にはシンセサイザ回路ＳＹＮＴＨが、下側には制御回路ＣＴＬ＿ＬＯＧが配置される。また、ＳＹＮＴＨの左側には、高周波用発振回路ＲＦＶＣＯが配置され、更にその左側に分周回路ＲＦＬＯＣＡＬが配置される。これらの部分は、図１のクロック系ブロックＣＫ＿ＢＬＫと制御回路ＣＴＬ＿ＬＯＧに該当する。これらの回路を除く領域では、大別すると、上側部分に図１の受信系ブロックＲＸ＿ＢＬＫが配置され、下側部分に送信系ブロックＴＸ＿ＢＬＫが配置されている。
すなわち、左上部分に、ロウノイズアンプＬＮＡが配置され、その右側にミキサＭＩＸや、高利得増幅部ＰＧＡ＿ＢＬＫが配置される。一方、左下部分には、オフセットミキサＤＣＭや可変利得増幅回路ＭＶＧＡが配置され、その右側に、振幅比較部ＡＤＥＴ、利得制御回路ＬＩＮＥＡＲ、電力制御部ＬＤＯ＿ＣＯＮＴ、可変利得増幅回路ＩＶＧＡが配置される。更にその右側には、変調回路Ｉ／Ｑ＿ＭＯＤ、位相比較部ＰＨ＿ＤＥＴ、ループフィルタ部ＰＭＣＡＬが配置され、その隣に送信用発振回路ＴＸＶＣＯが配置される。
以上のような回路ブロックは、１つの半導体チップ上で、例えば図１０で述べたようなＳＯＩ構造によって形成される。そうすると、図２から判るように、半導体基板を介してＤＣＸＯに伝達されるノイズの発生源の位置は、送信時と受信時とで大きく異なり、また、そのノイズ量も異なる。更に、ＤＣＸＯの近くに配置されるＳＹＮＴＨやＲＦＶＣＯは、高周波で動作すると共に送信時と受信時とでそれぞれ発振周波数が若干異なることから、ＤＣＸＯに与えるノイズ量にも若干違いが生じる。
図３は、図１の無線通信システムにおいて、そのフロンドエンド回路内のディジタル制御水晶発振回路ＤＣＸＯ部分の構成例を示す概略図である。図３に示すディジタル制御水晶発振回路ＤＣＸＯは、例えば、コルピッツ発振器などの発振部ＯＳＣと、一端がＯＳＣに接続され、発振周波数を定める水晶振動子Ｘｔａｌと、カソードノードがＸｔａｌの他端に接続され、アノードノードがグラウンド電圧ＧＮＤに接続され、発振周波数の微調整を行う複数のバラクタダイオードＰＮ＿ＶＤなどから構成される。ＯＳＣおよび複数のＰＮ＿ＶＤは、同一の半導体チップ内に形成され、Ｘｔａｌは、この半導体チップの外付け部品となる。
Ｘｔａｌと複数のＰＮ＿ＶＤとの接続点（周波数調整ノード）には、ベースバンド回路ＢＢ＿ＩＣからＡＦＣ端子およびマッチング回路（抵抗等）ＭＡＣＨを介して電圧信号が供給される。これによって、複数のＰＮ＿ＶＤからなる可変容量の容量値が制御され、ＯＳＣの発振周波数の微調整が行われる。このような構成で生成された例えば２６ＭＨｚ等の基準発振信号は、図１のシンセサイザ回路ＳＹＮＴＨに供給される。なお、ここでは、基準発振信号をバッファＢＵＦを介してＢＢ＿ＩＣにも出力可能となっている。
図４は、図３のディジタル制御水晶発振回路において、その詳細動作の一例を説明する図であり、（ａ）はバラクタダイオードの特性例を示す図、（ｂ）はバラクタダイオードを用いた発振周波数の調整方法の一例を示す図である。図４（ａ）に示すように、図３の各バラクタダイオードＰＮ＿ＶＤは、カソードノード（ＡＦＣ端子）の電圧値の上昇に応じて容量値が低下する特性を備える。ここで、図３に示したように、ＡＦＣ端子に対して、例えば７個のＰＮ＿ＶＤが並列に接続され、その内の６個の容量値に、２Ｎの重み付けが成されているものとする。そうすると、この６個のＰＮ＿ＶＤのそれぞれのＯＮ／ＯＦＦを制御信号ＶＯＣ［５：０］で制御することで、６４通りの容量値が実現可能となる。この６４通りの選択をディジタル制御で行い、更にＡＦＣ端子によるアナログ制御を行うことで、図４（ｂ）に示すような制御が実現できる。
図４（ｂ）は、例えば、制御信号ＶＯＣ［５：０］が０（「００００００」）、３１（「０１１１１１」）、又は６３（「１１１１１１」）の場合を例として、ＡＦＣ端子の電圧制御に伴う基準発振信号の周波数変化を示している。また、これと対比して、バラクタダイオードを外付け部品とした場合の例も示している。仮にバラクタダイオードを外付け部品とした場合は、ＡＦＣの電圧制御によって広い範囲で周波数調整を行うことが可能である。しかしながら、この場合、図４（ｂ）のようにＡＦＣの電圧に対して周波数の変動が大きくなるため、安定した微調整を行うことは困難である。また、本発明の課題として述べたように、実装面積の確保などの面からも外付け部品は望ましくない。
一方、バラクタダイオードを内蔵した場合は、個々の容量変化量が小さいため、１つだけでは広い範囲での周波数調整は困難であるが、複数個用いて、例えば図４（ｂ）のような６４段階の周波数レンジを実現することで、広範囲の周波数調整が行える。更に、個々の周波数レンジにおいては、ＡＦＣの電圧に対して周波数の変動が小さいため、安定した微調整を行うことも可能である。
図５は、図３のディジタル制御水晶発振回路において、そのバラクタダイオードの構成例を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’間の断面図である。このバラクタダイオードの構成が、本実施の形態の主要な特徴となっている。ここでは、１個のバラクタダイオードＰＮ＿ＶＤ１の構成を単独で示すが、実際には、前述した図１０のように、フロントエンド回路Ｆ＿ＩＣを構成する半導体チップの一部として設けられ、図１０に示した従来構成のバラクタダイオードＰＮ＿ＶＤ４を図５のバラクタダイオードＰＮ＿ＶＤ１で置き換えた形となる。更に、図３のように、ＰＮ＿ＶＤ１の数も１個に限らず、複数個形成される。
図５（ａ）では、バラクタダイオードＰＮ＿ＶＤ１における拡散層の主要部が示されており、カソードノードＣＤに対応するｎ＋型半導体領域（Ｎ＋）を中心として、その両側にアノードノードＡＤに対応するｐ＋型半導体領域（Ｐ＋）が形成されている。カソードノードＣＤには、ＡＦＣ端子の電圧が印加され、アノードノードＡＤには、グラウンド電圧ＧＮＤが印加される。これらの半導体領域は、トレンチ分離絶縁膜ＩＳ２によって囲まれており、これによって、バラクタダイオードＰＮ＿ＶＤ１が個々に分離して形成される。なお、ここでは、ｎ＋型半導体領域（Ｎ＋）の左右の両側にｐ＋型半導体領域（Ｐ＋）が形成される例を示しているが、加えて前後の両側にｐ＋型半導体領域（Ｐ＋）が形成されるような構成にしてもよい。すなわち、ｎ＋型半導体領域（Ｎ＋）をｐ＋型半導体領域（Ｐ＋）で取り囲むような構成にしてもよい。
このようなバラクタダイオードＰＮ＿ＶＤ１は、図５（ｂ）に示すように、例えばｐ型の半導体基板（支持基板）ＳＵＢ上に埋め込み絶縁層ＩＳ１（ＳｉＯ２）が形成され、更に、ＩＳ１上に半導体層ＤＦが形成された所謂ＳＯＩ構造を備えている。バラクタダイオードＰＮ＿ＶＤ１を複数形成する場合、各ＰＮ＿ＶＤ１は、埋め込み絶縁層ＩＳ１と、半導体層ＤＦの主面からＩＳ１に達するように形成されたトレンチ分離絶縁層ＩＳ２（ＳｉＯ２）とによって個別に分離される。
バラクタダイオードＰＮ＿ＶＤ１の半導体層ＤＦでは、埋め込み絶縁層ＩＳ１からＤＦの主面に向けて、ｎ−型半導体領域（Ｎ−）、ｐ型半導体領域（Ｐ）が順に形成される。ｐ型半導体領域（Ｐ）内には、その中心部にｎ＋型半導体領域（Ｎ＋）が形成され、この領域がバリア層（ＣｏＳｉ２）（図示せず）およびコンタクト層ＣＮＴを介してカソードノードＣＤとなるメタル配線層Ｍ１に接続される。一方、ｎ＋型半導体領域（Ｎ＋）の両脇には、ＤＦの主面からｐ型半導体領域（Ｐ）に達するように形成された絶縁層ＩＳ３を挟んで、ｐ＋型半導体領域（Ｐ＋）が形成される。このｐ＋型半導体領域（Ｐ＋）は、バリア層（ＣｏＳｉ２）（図示せず）およびコンタクト層ＣＮＴを介してアノードノードＡＤとなるメタル配線層Ｍ１に接続される。
図５の構成例と図１０の従来構成とを比較すると、図５では、まず、カソードノードＣＤに対応するｎ＋型半導体領域（Ｎ＋）と埋め込み絶縁層ＩＳ１との間に、ｎ−型半導体領域（Ｎ−）とｐ型半導体領域（Ｐ）とが設けられている。カソードノードＣＤに接続されるｎ＋型半導体領域（Ｎ＋）には、ＡＦＣ電圧が印加され、アノードノードＡＤに接続されるｐ型半導体領域（Ｐ）にはグラウンド電圧ＧＮＤが印加される。したがって、半導体基板ＳＵＢから埋め込み絶縁層ＩＳ１を介して伝達されたノイズは、ｎ−型半導体領域（Ｎ−）の高抵抗や、（Ｎ−）と（Ｐ）間のｐｎ接合によってノイズ量が低減され、更にｐ型半導体領域（Ｐ）のＧＮＤによってシールドされる。
更に、カソードノードＣＤに対応する部分（Ｍ１，ＣＮＴ，Ｎ＋）は、アノードノードＡＤに対応する部分（Ｍ１，ＣＮＴ，Ｐ＋）に挟まれた構成となっている。したがって、例えば、半導体層ＤＦ上のメタル配線層などで横方向に向けて伝達されるノイズも、ＣＤの両側に設けられたＡＤのＧＮＤによってシールドされる。このように、カソードノードＣＤは、縦方向、横方向共にシールドされた状態となっているため、ノイズの影響を受け難く、ＡＦＣ電圧によって設定した容量値を常に安定して維持できる。したがって、基準発振信号の周波数を高精度で設定でき、常に安定した通信処理が実現可能となる。
図６は、図５のバラクタダイオードを備えたフロンドエンド回路を図１１のパッケージに封止した状態で、ディジタル制御水晶発振回路の基準周波数を評価した結果を示すグラフである。図６では、前述した図１２と同様に、横軸に温度を示し、縦軸に｛（送信時の基準周波数）−（受信時の基準周波数）｝の絶対値を示している。また、ＡＦＣ制御の電圧（すなわちＰＮ＿ＶＤ１のカソードノードＣＤの電圧）が３通り（０．１Ｖ，０．９Ｖ，２．４Ｖ）の場合で評価を行っている。この図に示すように、図５の構成例を用いることで、従来構成において約０．１ｐｐｍであった基準周波数の誤差が、約０．０２ｐｐｍ（２６ＭＨｚの場合で約０．５２Ｈｚ）に低減している。したがって、基地局との間の送受信を確実に行う為のより望ましい精度である±０．０６ｐｐｍ以内を十分に満たすことが可能となる。
以上、本実施の形態１の半導体集積装置を用いることで、フロントエンド回路等にバラクタダイオードを内蔵した場合でも安定した通信処理が実現可能となる。特に、図５の構成例を用いることで、送受信時の基準周波数の誤差を約０．０２ｐｐｍ程度にすることができる。更には、フロントエンド回路等にバラクタダイオードを内蔵することで、携帯電話システムを代表とする無線通信システムの小型化を実現できる。
（実施の形態２）
本実施の形態２に示される半導体集積装置は、図５に示したバラクタダイオードの構成を変形したものである。
図７は、本発明による実施の形態２の半導体集積装置において、図５のバラクタダイオードの変形例を示すものであり、（ａ）は断面図、（ｂ）はその評価結果を示すグラフである。図７（ａ）のバラクタダイオードＰＮ＿ＶＤ２は、図５のバラクタダイオードＰＮ＿ＶＤ１と比較して、アノードノードＡＤおよびカソードノードＣＤの配置と、それに応じて各半導体領域の導電型が異なっている。以下、図５の構成と異なる箇所に関して説明を行う。
図７（ａ）のバラクタダイオードＰＮ＿ＶＤ２は、埋め込み絶縁層ＩＳ１から半導体層ＤＦの主面に向けて、ｐ＋＋型半導体領域（Ｐ＋＋）、ｎ型半導体領域（Ｎ）が順に形成される。ｎ型半導体領域（Ｎ）内には、その中心部にｐ＋型半導体領域（Ｐ＋）が形成され、この領域がバリア層（ＣｏＳｉ２）（図示せず）およびコンタクト層ＣＮＴを介してアノードノードＡＤとなるメタル配線層Ｍ１に接続される。一方、ｐ＋型半導体領域（Ｐ＋）の両脇には、ＤＦの主面からｎ型半導体領域（Ｎ）に達するように形成された絶縁層ＩＳ３を挟んで、ｎ＋型半導体領域（Ｎ＋）が形成される。このｎ＋型半導体領域（Ｎ＋）は、バリア層（ＣｏＳｉ２）（図示せず）およびコンタクト層ＣＮＴを介してカソードノードＣＤとなるメタル配線層Ｍ１に接続される。
このような構成において、半導体基板（支持基板）ＳＵＢから埋め込み絶縁層ＩＳ１を介して伝達されたノイズは、ｐ＋＋型半導体領域（Ｐ＋＋）を介して、カソードノードＣＤに対応するｎ＋型半導体領域（Ｎ＋）に伝達される。したがって、図１０の従来構成と比較して、このｐ＋＋型半導体領域（Ｐ＋＋）を経由する分、ｐｎ接合の容量等でノイズ量が緩和されることが見込まれる。実際に、図６と同様にして基準周波数の評価を行った結果、図７（ｂ）に示すように約０．０６ｐｐｍの誤差が生じる結果となった。この結果から判るように、図１０の従来構成と比較してより安定した通信処理が実現可能となる。なお、図７（ａ）の構成例は、ｐ＋＋型半導体領域（Ｐ＋＋）がグラウンド電圧ＧＮＤではなく、ＣＤの両側がＡＤに挟まれる構成ではないことから、図５の構成例の方がより効果が大きくなる。
（実施の形態３）
本実施の形態３に示される半導体集積装置は、実施の形態２の場合と同様に図５に示したバラクタダイオードの構成を変形したものである。
図８は、本発明による実施の形態３の半導体集積装置において、図５のバラクタダイオードの他の変形例を示すものであり、（ａ）は断面図、（ｂ）はその評価結果を示すグラフである。図８（ａ）のバラクタダイオードＰＮ＿ＶＤ３は、図５のバラクタダイオードＰＮ＿ＶＤ１と比較して、アノードノードＡＤおよびカソードノードＣＤの配置構成等は同様となっている。図５の構成例との違いは、図５における埋め込み絶縁層ＩＳ１上のｎ−型半導体領域（Ｎ−）が、図８（ａ）ではｐ＋＋型半導体領域（Ｐ＋＋）に変わったことのみである。
このような構成において、半導体基板ＳＵＢから埋め込み絶縁層ＩＳ１を介して伝達されたノイズは、ｐ＋＋型半導体領域（Ｐ＋＋）およびｐ型半導体領域（Ｐ）を介して、カソードノードＣＤに対応するｎ＋型半導体領域（Ｎ＋）に伝達される。したがって、図１０の従来構成と比較すると、ＣＤに至るまでにｐ＋＋型半導体領域（Ｐ＋＋）を経由し、更にこの領域はアノードノードＡＤとの接続によってグラウンド電圧ＧＮＤとなるためノイズのシールドが可能となっている。
実際に、図６と同様にして基準周波数の評価を行った結果、図８（ｂ）に示すように約０．０４ｐｐｍの誤差が生じる結果となった。したがって、図１０の従来構成や図７の構成例と比較してより安定した通信処理が実現可能となる。なお、図８（ａ）と図５の構成例を比較すると、図５の構成例では、埋め込み絶縁層ＩＳ１からカソードノードＣＤに対応するｎ＋型半導体領域（Ｎ＋）に至るまでに、高抵抗のｎ−型半導体領域（Ｎ−）とｐｎ接合を介することになる。このため、図５の構成例の方がより効果が大きくなっている。
（実施の形態４）
本実施の形態４に示される半導体集積装置は、前述した図１のフロントエンド回路Ｆ＿ＩＣをパッケージングしたものであり、そのパッケージ形状が主要な特徴となっている。
図９は、本発明による実施の形態４の半導体集積装置において、そのパッケージの外形例を示すものであり、（ａ）は断面図、（ｂ）は平面図である。一般的に、携帯電話システムなどに用いられるフロンエンド回路Ｆ＿ＩＣは、高密度実装を実現するため、例えば、ＢＧＡやＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）などのパッケージに搭載される。ここではＢＧＡを例に説明を行うが、ＬＧＡを含めて配線基板を用いるパッケージに対しては同様に適用可能である。
図９（ａ）の半導体集積装置は、表面と裏面にそれぞれ配線パターンＭＳを備えた配線基板ＳＢを備え、ＳＢ表面にレジストＲＳＴが塗布されたものとなっている。このレジストＲＳＴは、図９（ａ），（ｂ）のように、パッケージを平面から見た場合に、その中心部分に該当する一定領域ＡＡが除去されている。この一定領域ＡＡの部分に該当する配線基板ＳＢの表面には、図９（ｂ）に示すようにグラウンド電圧ＧＮＤとなる配線パターンＭＳ（ＧＮＤ）が形成される。この配線パターンＭＳ（ＧＮＤ）は、図９（ａ）のように、ビアＶを介してＳＢ裏面の配線パターンＭＳに接続され、更に外部グラウンド端子に該当する半田ボールＨＢに接続される。また、この配線パターンＭＳ（ＧＮＤ）は、ＳＢ表面の外周部分に設けられ、半導体チップＤＩＥに対するワイヤボンディングで用いられるグラウンドピンＧＰに接続される。
一方、レジストＲＳＴ上には、例えばＡｇペースト等の導電性ペースト材Ｃ＿ＰＳＴが塗布され、その上に図１のフロントエンド回路Ｆ＿ＩＣに該当する半導体チップＤＩＥが搭載される。これによって、半導体チップＤＩＥの裏面は、導電性ペースト材Ｃ＿ＰＳＴを介し、レジストＲＳＴが除去された一定領域ＡＡで前述したＳＢ表面の配線パターンＭＳ（ＧＮＤ）に接続される。半導体チップＤＩＥの表面には、複数の電極パッドが備わっており、これらの電極パッドは、ボンディングワイヤＢＷによってＳＢ表面の外周部分に設けられた複数ピンに適宜接続される。例えば、ＤＩＥ表面のグラウンドとなる電極パッドは、ＳＢ表面のグラウンドピンＧＰに接続される。このようにして配線基板ＳＢに搭載された半導体チップＤＩＥは、パッケージ樹脂ＲＳＮによってモールドされ、これによってパッケージングが完了する。
ここで、半導体チップＤＩＥは、図１０のようなＳＯＩ構造を備えたものとなっている。また、半導体チップＤＩＥに含まれるバラクタダイオードは、実施の形態１で述べたような構成でも図１０のような従来技術の構成でも構わない。このようなパッケージ形状を用いると、ＳＯＩ構造における半導体基板ＳＵＢの部分がグラウンド電圧ＧＮＤに固定されるため、これまでに述べたようなＳＵＢを介して伝達されるノイズを低減することが可能となる。このノイズの低減効果は、バラクタダイオードの部分に限らず、半導体チップ全体に対して得られる。なお、このような構成においては、配線パターンＭＳ（ＧＮＤ）の形成に伴いＳＢの配線密度が増加する影響や、ＡＡの領域以外でレジストＲＳＴが破損しないように、レジストＲＳＴの信頼性などに注意が必要である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明の半導体集積装置は、特に、携帯電話システムのフロントエンドＩＣ等の通信用半導体集積回路装置に適用して有益な技術であり、これに限らず、ＢｌｕｅｔｏｏｔｈやＩＥＥＥ ８０２．１１等の無線通信システムで用いる通信用半導体集積回路装置に対しても同様に適用可能である。また、通信用途以外で用いられるバラクタダイオードに対しても、そのノイズ耐性向上技術として適用できる。
本発明による実施の形態１の半導体集積装置において、それを適用した無線通信システムの構成例を示すブロック図である。 図１の半導体集積装置において、その各回路の配置構成例を示す概略図である。 図１の無線通信システムにおいて、そのフロンドエンド回路内のディジタル制御水晶発振回路部分の構成例を示す概略図である。 図３のディジタル制御水晶発振回路において、その詳細動作の一例を説明する図であり、（ａ）はバラクタダイオードの特性例を示す図、（ｂ）はバラクタダイオードを用いた発振周波数の調整方法の一例を示す図である。 図３のディジタル制御水晶発振回路において、そのバラクタダイオードの構成例を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’間の断面図である。 図５のバラクタダイオードを備えたフロンドエンド回路を図１１のパッケージに封止した状態で、ディジタル制御水晶発振回路の基準周波数を評価した結果を示すグラフである。 本発明による実施の形態２の半導体集積装置において、図５のバラクタダイオードの変形例を示すものであり、（ａ）は断面図、（ｂ）はその評価結果を示すグラフである。 本発明による実施の形態３の半導体集積装置において、図５のバラクタダイオードの他の変形例を示すものであり、（ａ）は断面図、（ｂ）はその評価結果を示すグラフである。 本発明による実施の形態４の半導体集積装置において、そのパッケージの外形例を示すものであり、（ａ）は断面図、（ｂ）は平面図である。 本発明の前提として検討した半導体集積装置において、その半導体チップの構成例を示す要部断面図である。 図１０の半導体チップが搭載されたパッケージの外形例を示すものであり、（ａ）は断面図、（ｂ）は平面図である。 図１０の半導体チップを図１１のパッケージに封止した状態で、この半導体チップ内に含まれる水晶発振回路の基準周波数を評価した結果を示すグラフである。
符号の説明
Ｆ＿ＩＣ フロントエンド回路
ＨＰＡ＿ＩＣ パワーアンプ回路
ＡＮＴ＿ＳＷ スイッチ
ＢＢ＿ＩＣ ベースバンド回路
ＲＦＦＩＬ 高周波フィルタ
ＬＮＡ ロウノイズアンプ
ＭＩＸ ミキサ
ＰＧＡ＿ＢＬＫ 高利得増幅部
ＲＸ＿ＢＬＫ 受信系ブロック
ＣＫ＿ＢＬＫ クロック系ブロック
ＴＸ＿ＢＬＫ 送信系ブロック
ＲＦＬＯＣＡＬ 分周回路
ＲＦＶＣＯ 高周波用発振回路
ＳＹＮＴＨ シンセサイザ回路
ＤＣＸＯ ディジタル制御水晶発振回路
Ｉ／Ｑ＿ＭＯＤ 変調回路
ＬＩＮＥＡＲ 利得制御回路
ＭＶＧＡ 可変利得増幅回路
ＤＣＭ オフセットミキサ
ＴＸＶＣＯ 送信用発振回路
ＰＨ＿ＤＥＴ 位相比較部
ＡＤＥＴ 振幅比較部
ＩＶＧＡ 可変利得増幅回路
ＬＤＯ＿ＣＯＮＴ 電力制御部
ＣＴＬ＿ＬＯＧ 制御回路
ＯＳＣ 発振部
Ｘｔａｌ 水晶振動子
ＰＮ＿ＶＤ バラクタダイオード
ＢＵＦ バッファ
ＳＵＢ 半導体基板
ＤＦ 半導体層
ＩＳ 絶縁層
Ｍ１ メタル配線層
ＣＮＴ コンタクト層
ＢＷ ボンディングワイヤ
ＤＩＥ 半導体チップ
Ｖ ビア
ＳＢ 配線基板
ＭＳ 配線パターン
ＨＢ はんだボール
ＲＳＮ パッケージ樹脂
ＲＳＴ レジスト
Ｃ＿ＰＳＴ 導電性ペースト材
ＮＣ＿ＰＳＴ 絶縁性ペースト材
ＧＰ グラウンドピン
ＰＭＯＳ＿ＴＲ ＰＭＯＳトランジスタ
ＮＭＯＳ＿ＴＲ ＮＭＯＳトランジスタ
ＮＰＮ＿ＴＲ ＮＰＮバイポーラトランジスタ

Claims (13)

  1. 支持基板上に第１絶縁層が形成され、前記第１絶縁層上に半導体層が形成された構造の半導体チップを備え、
    前記半導体層に、
    所定の基準周波数を備えた基準発振信号を生成する第１回路と、
    前記基準発振信号を用いて、前記基準周波数の定倍の周波数を備えた局部発振信号を生成する第２回路と、
    送信信号又は受信信号と前記局部発振信号とを合成する周波数変換回路とが形成された半導体集積装置であって、
    前記半導体層の前記第１回路の部分には、基準電圧ノードに対して周波数調整ノードの電圧を変更することで前記基準周波数を調整可能なバラクタダイオードが形成され、
    前記半導体層の前記バラクタダイオードの部分では、
    前記周波数調整ノードに接続される第１導電型の第１半導体領域と、
    前記第１半導体領域と前記第１絶縁層の間に、前記第１導電型とは反対の導電型となる第２導電型の第２半導体領域とが形成されることを特徴とする半導体集積装置。
  2. 請求項１記載の半導体集積装置において、
    前記半導体層の前記バラクタダイオードの部分では、
    前記第１絶縁層上に前記第１導電型の第３半導体領域が形成され、
    前記第３半導体領域上に前記第２導電型の前記第２半導体領域が形成され、
    前記第２半導体領域上に前記第１導電型の前記第１半導体領域が形成され、
    前記第２半導体領域は、前記基準電圧ノードに接続されることを特徴とする半導体集積装置。
  3. 請求項１記載の半導体集積装置において、
    前記半導体層の前記バラクタダイオードの部分では、
    前記第１絶縁層上に前記第２導電型の前記第２半導体領域が形成され、
    前記第２半導体領域上に前記第１導電型の前記第１半導体領域が形成され、
    前記第２半導体領域は、前記基準電圧ノードに接続されることを特徴とする半導体集積装置。
  4. 請求項１記載の半導体集積装置において、
    前記半導体層の前記バラクタダイオードの部分では、
    前記第１絶縁層上に前記第２導電型の前記第２半導体領域が形成され、
    前記第２半導体領域上に前記第１導電型の前記第１半導体領域が形成され、
    前記第１半導体領域上に前記第２導電型の第４半導体領域が形成され、
    前記第４半導体領域は、前記基準電圧ノードに接続されることを特徴とする半導体集積装置。
  5. 請求項１記載の半導体集積装置において、
    前記バラクタダイオードは複数形成され、
    前記複数のバラクタダイオードは、前記第１絶縁層と、前記半導体層の主面から前記第１絶縁層に達するように形成された複数のトレンチ分離絶縁層とによってそれぞれ分離されることを特徴とする半導体集積装置。
  6. 請求項２記載の半導体集積装置において、
    前記第３半導体領域は、前記第１半導体領域よりも不純物密度が低濃度であることを特徴とする半導体集積装置。
  7. 請求項２記載の半導体集積装置において、
    前記半導体層の前記バラクタダイオードの部分を主面側から平面で見た場合、
    前記第１半導体領域に接続される前記周波数調整ノードを中心として、両側に前記第２半導体領域に接続される前記基準電圧ノードが配置されることを特徴とする半導体集積装置。
  8. 請求項７記載の半導体集積装置において、
    前記周波数調整ノードは、カソードノードに該当し、
    前記基準電圧ノードは、アノードノードに該当し、接地電圧が供給されることを特徴とする半導体集積装置。
  9. 支持基板上に第１絶縁層が形成され、前記第１絶縁層上に半導体層が形成された構造の半導体チップを備え、
    前記半導体層に、
    所定の基準周波数を備えた基準発振信号を生成する水晶発振回路と、
    前記基準発振信号を用いて、前記基準周波数の定倍の周波数を備えた局部発振信号を生成する第２回路と、
    送信信号又は受信信号と前記局部発振信号とを合成する周波数変換回路とが形成された半導体集積装置であって、
    前記半導体層の前記水晶発振回路の部分には、印加する電圧値によって前記基準周波数を調整可能なバラクタダイオードが形成されることを特徴とする半導体集積装置。
  10. 請求項９記載の半導体集積装置において、
    前記バラクタダイオードは複数形成され、
    前記複数のバラクタダイオードは、前記第１絶縁層と、前記半導体層の主面から前記第１絶縁層に達するように形成された複数のトレンチ分離絶縁層とによってそれぞれ分離されることを特徴とする半導体集積装置。
  11. 請求項９記載の半導体集積装置において、
    前記支持基板の裏面は、接地電圧に接続されることを特徴とする半導体集積装置。
  12. 請求項１１記載の半導体集積装置において、
    前記半導体チップは、配線基板を備えたパッケージに搭載され、
    前記配線基板の表面には、複数の配線パターンが設けられ、
    前記複数の配線パターンの一部は、接地電圧となる外部端子に接続される接地電圧用配線パターンとなっており、
    前記支持基板の裏面は、導電性ペーストを介して前記配線基板表面の前記接地電圧用配線パターンに接続されることを特徴とする半導体集積装置。
  13. 請求項１２記載の半導体集積装置において、
    前記半導体チップは、ＢＧＡパッケージに搭載されることを特徴とする半導体集積装置。
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