JP2006013346A - バイポーラトランジスタ - Google Patents
バイポーラトランジスタ Download PDFInfo
- Publication number
- JP2006013346A JP2006013346A JP2004191641A JP2004191641A JP2006013346A JP 2006013346 A JP2006013346 A JP 2006013346A JP 2004191641 A JP2004191641 A JP 2004191641A JP 2004191641 A JP2004191641 A JP 2004191641A JP 2006013346 A JP2006013346 A JP 2006013346A
- Authority
- JP
- Japan
- Prior art keywords
- bipolar transistor
- wiring
- emitter
- capacitance
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
【解決手段】本発明のバイポーラトランジスタは、半導体基板と、前記半導体基板内に形成されたトランジスタ動作領域と、前記半導体基板表面を覆うように形成された絶縁膜と、前記トランジスタ動作領域から前記絶縁膜を貫通し、コレクタ、ベース、エミッタのうちの少なくとも2つにそれぞれ接続され、前記絶縁膜上まで引き出された第1および第2の引出配線と、前記第1および第2の引出配線にそれぞれ接続されるボンディング用の第1および第2のパッドと、前記第1および第2のパッドにそれぞれ接続された第1および第2の容量調整用配線とを備え、第1および第2の容量調整用配線が互いに異なる層で構成される。
【選択図】図1
Description
このバイポーラトランジスタは、真性半導体領域から絶縁膜上まで引き出された引出配線に接続するワイヤボンディング用のパッドに接続するように容量調整用配線を形成することにより、基板と容量調整用配線との間に形成される容量を、バランス容量として用いるものである。
上述したように、小型化、高周波数化への要求を満たすための手段の1つとして、1枚の半導体基板上で必要とする容量を、配線面積を変更することで、自由にコントロール調整することができるバイポーラトランジスタを実現している。
この構成により、スリットの面積で基板との間に形成される容量を調整することができ、容量を独立して制御することができる。
(実施の形態1)
図1は本発明の実施例のバイポーラトランジスタをチップ上面から見た構成図で、図2は図1のa−a’線に沿った断面図である。このバイポーラトランジスタは、配線を2層構造で形成したディスクリート型バイポーラトランジスタデバイスであってベース引出配線に電気的に接続されたベース容量調整用配線11を下層側に配置するとともに、エミッタパッド5およびベースパッド7を構成する上層側配線と同一層として、エミッタ容量調整用配線12を配置したことを特徴とするものである。そしてエミッタ容量調整用配線12とベース容量調整用配線11の配線領域を調整して、エミッタ−コレクタの相対向する面積を調整することにより、エミッタ電位にある配線とベース電位にある配線との間に形成されるエミッタ−ベース容量Cebを調整する。ここではエミッタ−ベース間容量を、MIM構造で形成する。
なお、これらエミッタ容量調整用配線およびベース容量調整用配線のコレクタとの容量調整についてはスリットSを形成する方法に限定されることなく、線幅の調整などによっても容易に調整可能である。
図4は本発明の実施例のバイポーラトランジスタをチップ上面から見た構成図で、図5は図4のb−b’線に沿った断面図である。このバイポーラトランジスタは、前記実施の形態1と同様、配線を2層構造で形成したディスクリート型バイポーラトランジスタデバイスであってエミッタ引出配線に電気的に接続されたエミッタ容量調整用配線31を下層側に配置するとともに、コレクタパッド25およびベースパッド27を構成する上層側配線と同一層として、コレクタ容量調整用配線32を配置し、コレクタ容量調整用配線32とエミッタ容量調整用配線31の配線領域を調整して、エミッタ−コレクタの相対向する面積を調整することにより、コレクタ電位にある配線とエミッタ電位にある配線との間に形成される容量コレクタ−エミッタCceを調整するようにしたことを特徴とするものである。ここではコレクタ−エミッタ間容量を、MIM構造で形成する。
2 トランジスタ領域
3 絶縁膜
4 エミッタ引出配線
5 エミッタパッド
6 ベース引出配線
7 ベースパッド
11 ベース容量調整用配線
12 エミッタ容量調整用配線
Claims (5)
- 半導体基板と、
前記半導体基板内に形成されたトランジスタ動作領域と、
前記半導体基板表面を覆うように形成された絶縁膜と、
前記トランジスタ動作領域から前記絶縁膜を貫通し、コレクタ、ベース、エミッタのうちの少なくとも2つにそれぞれ接続され、前記絶縁膜上まで引き出された第1および第2の引出配線と、
前記第1および第2の引出配線にそれぞれ接続されるボンディング用の第1および第2のパッドと、
前記第1および第2のパッドにそれぞれ接続された第1および第2の容量調整用配線とを備え、
第1および第2の容量調整用配線が互いに異なる層で構成されたことを特徴とするバイポーラトランジスタ。 - 請求項1に記載のバイポーラトランジスタであって、
前記第1および第2の引出配線はエミッタおよびベース引出配線であり、
前記半導体基板の裏面にはコレクタ電極が形成されたことを特徴とするバイポーラトランジスタ。 - 請求項2に記載のバイポーラトランジスタであって、
前記第1のパッドはエミッタパッドを構成し、
前記第2のパッドはベースパッドを構成し、
前記エミッタパッドに接続する配線と、前記ベースパッドに接続する配線とを用いてMIM(メタル−絶縁体−メタル)型容量を形成し、エミッタ−ベース間容量を調整することを特徴とするバイポーラトランジスタ。 - 請求項1乃至3のいずれかに記載のバイポーラトランジスタであって、
前記第1および第2の容量調整用配線の少なくとも一方は、スリットを形成してなることを特徴とするバイポーラトランジスタ。 - 請求項1乃至4のいずれかに記載のバイポーラトランジスタであって、
前記第1および第2の容量調整用配線の少なくとも一方は、前記半導体基板との対向面積が所定の値となるように、配線面積を調整されていることを特徴とするバイポーラトランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004191641A JP2006013346A (ja) | 2004-06-29 | 2004-06-29 | バイポーラトランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004191641A JP2006013346A (ja) | 2004-06-29 | 2004-06-29 | バイポーラトランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006013346A true JP2006013346A (ja) | 2006-01-12 |
Family
ID=35780189
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004191641A Pending JP2006013346A (ja) | 2004-06-29 | 2004-06-29 | バイポーラトランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006013346A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63293843A (ja) * | 1987-05-26 | 1988-11-30 | Nec Corp | 半導体素子 |
JP2004087532A (ja) * | 2002-08-22 | 2004-03-18 | Matsushita Electric Ind Co Ltd | バイポーラトランジスタ、発振回路および電圧制御型発振装置 |
-
2004
- 2004-06-29 JP JP2004191641A patent/JP2006013346A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63293843A (ja) * | 1987-05-26 | 1988-11-30 | Nec Corp | 半導体素子 |
JP2004087532A (ja) * | 2002-08-22 | 2004-03-18 | Matsushita Electric Ind Co Ltd | バイポーラトランジスタ、発振回路および電圧制御型発振装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6943294B2 (en) | Integrating passive components on spacer in stacked dies | |
JP4018312B2 (ja) | 無線通信装置 | |
US7084708B2 (en) | High-frequency amplification device | |
US20080185679A1 (en) | Inductor layout and manufacturing method thereof | |
US9520356B1 (en) | Circuit with reduced noise and controlled frequency | |
JP2004296613A (ja) | 半導体装置 | |
US7605450B2 (en) | High frequency arrangement | |
US20050258529A1 (en) | High-frequency chip packages | |
US7081799B2 (en) | Bipolar transistor, oscillation circuit, and voltage controlled oscillator | |
KR20000071919A (ko) | 다층 멀티칩 모듈 | |
JP2007158766A (ja) | 半導体集積装置 | |
JP4704329B2 (ja) | ローパスフィルタおよび電子装置 | |
US20050112842A1 (en) | Integrating passive components on spacer in stacked dies | |
KR100819134B1 (ko) | 다중 루프 구성으로부터 형성된 인덕턴스 루프를 갖는집적회로 패키지 | |
JP2006013346A (ja) | バイポーラトランジスタ | |
JP2004014645A (ja) | 半導体装置 | |
US20050045988A1 (en) | Integrated circuit package having inductance loop formed from a bridge interconnect | |
US20050045987A1 (en) | Integrated circuit package having inductance loop formed from same-pin-to-same-bonding-pad structure | |
US7221232B2 (en) | Parallel arrangement for saw oscillator components | |
CN101657896A (zh) | 电子电路封装 | |
JP4711442B2 (ja) | 半導体集積回路装置 | |
JP4828644B2 (ja) | 半導体集積回路装置 | |
JPH05211279A (ja) | 混成集積回路 | |
JP2008211134A (ja) | バイポーラトランジスタ装置 | |
KR950021431A (ko) | 휴대전화기 고주파(rf) 수신부 다중칩 모듈 플라스틱 패키지 구조 및 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060327 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070629 |
|
RD02 | Notification of acceptance of power of attorney |
Effective date: 20071114 Free format text: JAPANESE INTERMEDIATE CODE: A7422 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071121 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20071128 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071205 |
|
RD04 | Notification of resignation of power of attorney |
Effective date: 20071212 Free format text: JAPANESE INTERMEDIATE CODE: A7424 |
|
A977 | Report on retrieval |
Effective date: 20090206 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090217 |
|
A521 | Written amendment |
Effective date: 20090420 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
A131 | Notification of reasons for refusal |
Effective date: 20091125 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100323 |