JP4704329B2 - ローパスフィルタおよび電子装置 - Google Patents

Description

本発明は、並列に接続した大容量および小容量のキャパシタを備え、大容量キャパシタをレジスタと直列に接続したローパスフィルタに関する。

本発明はまた、コンパレータ、ローパスフィルタ、および電圧制御発振器を含むフェーズロックループ機能を備え、コンパレータと発振器が単一の半導体装置の一部をなし、大小のキャパシタによりローパスフィルタを実施した電子装置に関する。

かかる電子装置は、フィリップスセミコンダクターズ(Philips Semiconductors)のBGB101Aのように、ブルートゥースモジュールとして市販されている。かかるブルートゥースモジュールは、必要なスイッチ、マッチング機能、フィルタは固より、トランシーバ、アンテナへの出力信号を増幅する電力増幅器、そしてアンテナからの入力信号を増幅する低雑音増幅器を含む、ブルートゥースプロトコルに準拠する動作に必要とされる高周波素子を完備する。アンテナは、モジュールの一部であることもあるが、別個に設けられることもある。

同モジュールのローパスフィルタは、個別キャパシタと個別レジスタとにより実施される。小容量キャパシタの値は２．２ｎＦ、大容量キャパシタの値は２２ｎＦである。フィルタは、コンパレータと発振器とともにフェーズロックループ（ＰＬＬ）機能を形成する。この装置では、ループはコンパレータを介して入力信号を受け取る。コンパレータは、入力信号を発振器からの基準信号に比較し、その出力をローパスフィルタへ送信する。ローパスフィルタの出力は、出力信号として使用されると共に発振器に対する入力として使用される。発振器の出力は、コンパレータによって使用される基準信号である。

この形態のローパスフィルタの機能は、２つある。つまり、高周波成分をすべて拒絶するフィルタであること、そしてさらに、装置が送信モードになっている時に発振器の周波数が確実に維持されるようにすることである。この点に関しては、キャパシタが所定の周波数を保つことが重要となる。そのため、周知のモジュールにおいては、ＮＰ０規格を満たすキャパシタが使用される。同規格では、静電容量の変動を−３０℃と＋８５℃との間の温度範囲で３０ｐｐｍ／℃と定めている。

現行の方法の不利な点は、それらのキャパシタが比較的大きいことである。モジュールのスペースを抑えて、あらゆる種類の携帯型装置がキャパシタをより容易に具備できるようにすることが望ましい。

したがって本発明の第１の目的は、冒頭の段落で述べた類のサイズを抑えたローパスフィルタを提供することである。

本発明の第２の目的は、改良したローパスフィルタを備える電子装置を提供することである。

第１の目的は、垂直トレンチキャパシタとして大小のキャパシタを設けた第１の表面を有する半導体基板に基づいてフィルタを実施することによって達成され、該トレンチはレジスタを設けられた第１の表面まで延在する。本発明によるローパスフィルタのドリフトが−３０℃、室温、および＋８５℃のどの温度においても規定の範囲内にあることは、実験で判明している。これにより、所謂、開ループ構造においてフィルタを使用することができる。

垂直トレンチキャパシタそのものは、例えばRoozeboomらの「インターナショナルジャーナル 超小型回路と電子パッケージ（Int. J. Microcircuits and Electronic Packaging）」、２４号（２００１年）、１８２−１９６ページから知られている。ただし、静電容量の異なるキャパシタを単一の基板内に所望のレジスタとともに統合できることについては、教示も示唆もされていない。かかる単一の基板において、キャパシタの漏れと温度の安定性が仕様次第であることも知られていない。

好適な実施形態において、半導体基板はさらにドリフト補償部を備える。かかるドリフト補償部は、接地されたＲＣフィルタとして実施するのが適切である。これは、フィルタに並列接続する。これは、ドリフト補償部から半導体装置への別個の接続、即ち、半田ボール又はボンドワイヤを設けることで実施してもよい。ＲＣフィルタは、開ループ構造で発生するドリフトと同じ周期（時定数）を有するものを選択する。

ローパスフィルタとドリフト補償部とを組み合わせれば、高価な個別キャパシタは必要ないため、開ループ変調の不利な点がなくなる。しかもこれには、閉ループ構造で必須のスプリアス成分を伴わずに非常に純粋な信号が提供される、という開ループ変調の利点も有する。

更なる実施形態では、フィルタの一端を接地する。これは、開ループ構造の実施形態である。ドリフト補償部およびフィルタの両方を接地することで、ローパスフィルタから接地まで接続を１つにするのが好ましい。

大小のキャパシタは、少なくとも０．５ｋΩ／ｃｍの抵抗を有する高抵抗基板領域により離間させるのが好ましい。こうすることで、漏れ電流を要望どおりに減らすことができる。同基板領域は、好ましくは約１．０ｋΩ／ｃｍの抵抗を有する。基板の抵抗は、好ましくは注入によって、より好ましくはアルゴンガスを用いた注入によって増大する。

別の実施形態において、トレンチキャパシタは窒化ケイ素を含む誘電体を有する。かかる誘電体には、ヒステリシスが見られない。酸化ケイ素、窒化ケイ素、および酸化ケイ素とからなるスタックを誘電体として用いることが好ましいことが知られている。かかるスタックは、結果的に優れた降伏電圧を有する。

更なる実施形態において、レジスタは多結晶シリコンの層を備え、該層においてはキャパシタの上位電極もまた画定される。これは、処理の観点から有利である。

なお更なる実施形態において、半導体基板はさらにダイオードを備える。かかるダイオードは、ｐｎダイオード、ツェナーダイオード、バックツーバックダイオード、フロントツーバックダイオード、またはフローティングダイオードとして適切に実施することができる。ダイオードは、基板の一部分のみを高抵抗とする点で、高抵抗基板との組み合わせが非常に良い。これは、垂直トレンチキャパシタのエッチングにとっても好ましい。ダイオードの統合には、少なくとも２つの利点がある。第１に、ローパスフィルタとドリフト補償部とをそれぞれダイオードに接続する開ループ構造を実施できることである。よって、フェーズロックループ機能の大部分を半導体基板に統合することができる。その結果、フィルタと半導体装置との接続数を減らすことができる。さらに、使用可能スペースをより有効に利用できるため、電子装置の小型化が可能となる。第２の利点は、そのコンパレータおよび発振器の機能に対して半導体装置を一層詳細に設計できることである。例えば、ダイオードとの相性が良くない他の基板材料を使用することもできる。

本発明の第２の目的は、請求項１に記載のローパスフィルタを設け、該フィルタを積層型ダイ構造で半導体装置に取り付けることによって達成する。この積層型ダイ構造により、個別キャパシタのためのスペースはもはや不要となる。驚くべきことに、その際に半導体装置の上に存在するフィルタは、半導体装置内に埋め込まれたインダクタには何ら影響を与えないことが判明している。

適切な実施形態では、半導体装置に第１の側とそれに対向する第２の側を設け、該第１の側にはローパスフィルタを設け、該第２の側では半導体装置をヒートシンクに結合することができる。半導体装置はローパスフィルタより多く放熱しなければならないため、ヒートシンクをこれに設けるべきである。これは、二通りの方法で実現できる。すなわち、第１に、半導体装置をその第２の側とともにキャリア上、またはリードフレーム上のヒートシンクに取り付ける。そして、半導体装置の第１の側上の構成部品としてフィルタを設ける。第２の実施形態では、装置にリードフレームを設け、これに半導体装置を取り付ける。この場合のフィルタは、半導体装置のためのサポートとして作用し、その表面には再ルーティングのための相互接続を設けることができる。

好適な実施形態においては、ローパスフィルタの側方寸法を最大でも半導体装置のそれに等しくする。この実施形態におけるローパスフィルタは、半導体装置の上の構成部品となる。フィルタと半導体装置との間の接続は、ワイヤ結合およびはんだ又は金属バンプの両方で達成できる。バンプを用いる場合の半導体装置には好ましくは、ボンドパッド・オン・アクティブとして知られる構造を設ける。このようにトランジスタが画定されるエリアの上にボンドパッドが存在する場合には、半導体装置の相互接続構造の安定化が必要である。例えば、パッシベーション層の上の伝導トラックとしてボンドパッドを設けることができるであろう。ボンドパッド・オン・アクティブを使用すると、半導体装置の第１の側で任意の位置にフィルタを配置することが可能となる。半導体装置にフィルタを取り付けた後に、装置を封じるのが好ましい。

以下において、図面を参照して本発明のフィルタおよび電子装置の上記および他の態様をさらに説明する。

図１は、本発明の電子装置１００の第１の実施形態を示す。装置１００は、ローパスフィルタ２０と半導体装置３０とを備える。半導体装置は、図示されていない電気的機能を備え、その電気的機能は一般的にトランシーバまたは発振器を含む。ただし、半導体装置３０は、発振器とコンパレータのみに限定することができる。半導体装置３０は、導電性接着剤又は、はんだ層によってヒートシンク１３の上に設けられる。それは、金属バンプ２４を介してフィルタ２０に電気的に接続する。ここでのフィルタ２０は、キャリアとしても作用し、再ルーティングの目的で必要とされる相互接続を備える。最後に装置１００は、はんだバンプ２７を介してリードフレーム１０に至る接点を備える。ここに示すリードフレーム１０は、第１の側１１を有するＨＶＱＦＮタイプ（高電圧クワッドフラットノンリード）のリードフレームであって、この第１の側１１にフィルタ２０および半導体装置３０が取り付けられる。さらに、第２の側１２を有し、この第２の側１２に沿って接点１６,１７とヒートシンク１３とが露呈されている。リードフレームは、封止して電気的に絶縁する材料で満たされたスペース１８に至る第２の側１２から、そしてカプセル封じ８０の部分からハーフエッチングされる。

図２および３は、本発明の電子装置１００の第２の好適な実施形態を示す。図２は断面図を示し、図３は上面図を示す。この実施形態によると、フィルタ２０は半導体装置３０の上に位置し、非導電性接着層２６によってこれに取り付けられる。ここでも半導体装置は、リードフレーム１０の一部をなすヒートシンク１３の上に設けられる。この実施形態におけるヒートシンク１３は、接地面としても作用する。フィルタ２０、半導体装置３０およびリードフレーム１０の間の電気的接続は、ワイヤ結合３１ないし３４によって達成されている。ワイヤ結合３１は、フィルタ２０を、半導体装置３０に接続する。ワイヤ結合３２は、半導体装置３０をリードフレーム１０に在る接点１７に接続する。これらの接続３１,３２は、信号を搬送する。ワイヤ結合３３,３４は、アース１６に至る接続である。適用の利便性の点から言えばワイヤ結合が好ましいが、金属／半田ボールを用いるフリップチップ接続、またはワイヤ結合およびフリップチップの両方を用いる接続を代わりに使用することもできる。アースに至るフィルタ２０の接続３３は、開ループアーキテクチャに特に適している。半導体装置３０上のフィルタの具体的な側方位置は、実装上の問題であることは理解されよう。

図４は、好適な実施形態で用いる電気回路図である。この実施形態におけるフィルタは、小容量キャパシタＣ１、およびレジスタＲ１に直列に接続された大容量キャパシタＣ２のみならず、ドリフト補償部をも備えている。このドリフト補償部は、キャパシタＣ３とレジスタＲ２とを備える。小容量キャパシタＣ１は２．２ｎＦの値を有し、大容量キャパシタＣ２は２２ｎＦの静電容量を有する。キャパシタＣ３は、５．６ｎＦの値を有する。これらの値は、ブルートゥースプロトコルの周波数、すなわち２．４ＧＨｚで作動する発振器のために使用する。別の周波数帯に対しては、別の静電容量を選択することは明白であろう。さらに、この例のフィルタは、専ら単一の周波数で作動するよう設計されている。しかしこれは、より多くの周波数帯のための素子を取り入れて拡張することもできる。

図４ではさらに、ドリフト補償部およびフィルタの回路への結合が示される。一端において、フィルタおよび補償部は、いずれも接地される。図２および３に示す例では、組み合わされて接地される。同時に、ドリフト補償部およびフィルタは、並列に接続される。よって、ドリフト補償部およびフィルタの各々は、ダイオード間に存在する。回路部には、さらにレジスタＲ３およびＲ３’が設けられる。ダイオードおよびレジスタは、必要に応じてフィルタ２０内に統合できる。

実験により、本フィルタがローパスフィルタとして作用するための望ましい性質を備えていることが判明した。様々な温度で、様々な周波数で、そして様々な周波数におけるホッピングモードについて、そして様々なチューニング電圧にて、実験を行った。

周波数をホッピングモードに設定する場合は、ＤＨ１で−１５ｋＨｚの、ＤＨ５で−２６ｋＨｚの平均ドリフトが見られる。

このホッピングモードにおいては、ＤＨ１で−１２ｋＨｚの、Ｄ５で−２５ｋＨｚの平均ドリフトが観察される。

この周波数ホッピングモードにおいては、ＤＨ１で１９ｋＨｚの、ＤＨ５で４２ｋＨｚの平均ドリフトが見られる。最適値は、トランシーバを調整することによって達成できる。

チューニング電圧Ｖ_ｔｕｎｅのレベルを調べるため、静的環境の中で更なる測定を行った。これは、コイルを備える半導体装置３０とそれの上に存在するフィルタ２０の観点から行った。コイルは、電圧制御発振器中で使用される。

３ボルトおよび２．７ボルトのチューニング電圧レベルＶ_tuneでは、次のものが観察された。

上記より分かるように、チューニング電圧レベルに違いがあっても、確認されたデータに影響は及んでいない。よってチューニング電圧は、半導体装置２０上での特定のフィルタ位置に影響を受けないと結論付けることができる。

図５は、本発明によるフィルタのプロトタイプの概略斜視図を示す。実際、図示したプロトタイプは、トレンチキャパシタの配列である。これらのキャパシタは、Ｓｉからなる半導体基板１内に設けられる。下位電極２は、基板１内のｎ^＋添加領域を含む。その上には、実際に窒化ケイ素からなる誘電体３を備える。最上位電極４は、ｎ^＋添加の多結晶シリコンで実現されている。この上には、最上位電極５のための接点と下位電極６のための接点とが画定されている金属層が設けられる。基板１の孔は、直径が１μｍ程度で、深さが約２０μｍである。キャパシタの静電容量は、孔の数によって決まる。キャパシタ間の基板は、高抵抗になっている。これは、個々のキャパシタＣ１,Ｃ２,Ｃ３間の漏れの間で障壁を提供する。必要に応じ、基板の表面上で、例えば最上位電極４が画定されているのと同じ多結晶シリコン層において、レジスタを画定することができる。必要に応じ、基板の表面上でプレーナーキャパシタを画定することができる。必要に応じ、接点５，６用の金属層において誘導器を画定することができる。孔は、Roozeboomらの「インターナショナルジャーナル 超小型回路と電子パッケージ（Int. J. Microcircuits and Electronic Packaging）」、第２４号（２００１年）、１８２−１９６ページから周知のもの等、ドライエッチングまたはウェットケミカルエッチングによって成長させることができる。

図６は、本発明の電子装置１００の一例の構造を示す。実際この応用は、ブルートゥースプロトコルに従って信号を処理するのに相応しい、フロントエンド無線モジュール２００である。モジュール２００は、半導体装置３０とフィルタ２０とを備える。この場合の半導体装置３０は、電圧制御発振器およびトランシーバの双方、ならびに電力および低雑音増幅器（三角形で図示）を内蔵する。トランシーバ部は、調整器２１１、制御ロジック２１２、合成器２１３、ＤＣ抽出器２１４および復調器２１５の各機能を備える。半導体装置３０およびフィルタに加え、モジュール２００は、供給電圧およびアースを入力として伴う供給減結合２０５を備える。モジュール２００はさらに、バランとフィルタ２０３とが存在する送信路と、バランとフィルタ２０４とが存在する受信路と、送信および受信路間のスイッチ２０２と、バンドパスフィルタ２０１とを備える。

装置の第１の実施形態の断面図。 装置の第２の実施形態の断面図。 第２の実施形態の上面図。 本発明による電気回路図。 本発明のフィルタのプロトコルの概略斜視図。 本装置の一応用の概略図。

符号の説明

３０ 半導体装置
１００ 電子装置
Ｃ１，Ｃ２，Ｃ３ キャパシタ
Ｒ１，Ｒ２，Ｒ３，Ｒ３’ レジスタ

Claims (6)

1. コンパレータ、ローパスフィルタ（２０）、および電圧制御発振器を備えるフェーズロックループを有する電子装置であって、
   前記コンパレータと前記電圧制御発振器は、単一の半導体装置の一部をなしており、
   前記ローパスフィルタ（２０）は、小容量キャパシタ（Ｃ１）および大容量キャパシタ（Ｃ２）によって実現されており、前記小容量キャパシタ（Ｃ１）と前記大容量キャパシタ（Ｃ２）とは並列に接続されており、前記大容量キャパシタ（Ｃ２）の容量は前記小容量キャパシタ（Ｃ１）の容量よりも大きく、
   前記大容量キャパシタ（Ｃ２）はレジスタと直列に接続されており、
   前記ローパスフィルタ（２０）は、前記小容量および大容量キャパシタが垂直トレンチキャパシタとして設けられる第１の表面を備える半導体基板に形成されており、
   前記トレンチは、前記レジスタが設けられる前記第１の表面まで延在しており、
   前記半導体基板は、グランドに結合されたＲＣフィルタとして実現されたドリフト補償部（Ｒ２、Ｃ３）をさらに備えており、
   前記ドリフト補償部は、前記ローパスフィルタ（２０）に並列に接続されており、
   前記ローパスフィルタ（２０）は、積層型ダイ構成で前記半導体基板（３０）に組み込まれている、
   ことを特徴とする、電子装置。
2. 前記ローパスフィルタ（２０）が、その一端において、グランドに接続されていることを特徴とする、請求項１に記載の電子装置。
3. 前記ドリフト補償部（Ｒ２、Ｃ３）と前記ローパスフィルタ（Ｒ１、Ｃ１、Ｃ２）は、それぞれ、前記半導体基板に集積化されたダイオードに接続されている、ことを特徴とする請求項１に記載の電子装置。
4. 前記ドリフト補償部（Ｒ２、Ｃ３）は、その一端が、第１ダイオードと第２ダイオードの間に接続されており、前記第１ダイオードと前記第２ダイオードは、バックツーバック構成で設けられて、第１ブランチを構成しており、
   前記ローパスフィルタ（Ｒ１、Ｃ１、Ｃ２）は、その一端が、第３ダイオードと第４ダイオードの間に接続されており、前記第３ダイオードと前記第４ダイオードは、バックツーバック構成で設けられて、第２ブランチを構成している、
   ことを特徴とする請求項１又は請求項３に記載の電子装置。
5. 前記第１ブランチと前記第２ブランチは並列に設けられて、ともに、抵抗（Ｒ３、Ｒ３’）を介して、共通の入力に結合されており、且つ、ともに、抵抗（Ｒ３、Ｒ３’）を介して、共通の出力に結合されており、前記入力と前記出力とは併合されている、ことを特徴とする請求項４に記載の電子装置。
6. 前記ドリフト補償部から半導体装置への個別の接続が存在する、ことを特徴とする請求項１又は請求項３に記載の電子装置。

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