CN112885902A - 具有双厚度栅极电介质的场效应晶体管 - Google Patents

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S·萨哈
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Abstract

本文公开了具有双厚度栅极电介质的场效应晶体管的晶体管装置。示例晶体管装置包括半导体沟道材料；源极区和漏极区，设置在半导体材料中；以及栅极堆叠体，设置在半导体材料的在源极区与漏极区之间的部分上方。栅极堆叠体在更靠近源极区的部分中具有较薄的栅极电介质，并且在更靠近漏极区的部分中具有较厚的栅极电介质，这可以有效地实现与晶体管装置集成的可调镇流电阻，并且可以帮助增加晶体管的击穿电压和/或降低晶体管的栅极泄漏。

Description

具有双厚度栅极电介质的场效应晶体管
技术领域
本公开内容总体上涉及半导体器件领域，更具体而言，涉及场效应晶体管(FET)。
背景技术
FET，例如金属氧化物半导体(MOS)FET(MOSFET)，是包括源极、漏极和栅极端子的三端子器件，并且使用电场来控制流过器件的电流。FET通常包括半导体沟道材料、设置在沟道材料中的源极区和漏极区、以及包括栅极电介质材料和栅电极材料的栅极堆叠体，该栅极堆叠体设置在源极区和漏极区之间的沟道材料的一部分之上。
FET可在高速输入/输出(I/O)设计中用作静电放电(EDS)保护器件。例如，实施为接地栅极N型MOSFET(GGNMOS)的FET可以用作急速返回模式ESD保护器件。在这种实施方式中，在ESD事件期间，在GGNMOS的漏极处的高电流/电压使其急速返回，并且理想地，晶体管开始将ESD电流分流到地，保护核心电路免受ESD应力。
上述理想的操作并不总是可以实现，因为传统的GGNMOS器件非常容易受到栅极电介质击穿的影响，并且在ESD事件期间可能过早地出现故障。例如，由于在GGNMOS的漏极处的高电压ESD尖峰(其可在漏极与栅极电介质之间的角落区域引发栅极电介质泄漏和/或击穿)，该理想操作可能受到损害。
在GGNMOS器件的漏极节点处增加串联镇流电阻可以帮助在器件的所有管脚上更均匀地分布ESD电流，以实现更高的ESD保护(即，以承受更高的ESD电流)。然而，增加外部镇流电阻器具有显著增加布局复杂性、占用面积和电容耦合的缺点。
附图说明
通过结合附图的以下具体实施方式，将容易理解实施例。为了便于该描述，类似的附图标记表示类似的结构元件。在附图的各图中，通过示例而非限制的方式示出了实施例。
图1是根据本公开内容的一些实施例的可以包括双厚度栅极电介质的示例FinFET的透视图。
图2A-2C是根据本公开内容的一些实施例的具有包括双厚度栅极电介质的示例FinFET的集成电路(IC)结构的截面侧视图。
图3-7是根据本公开内容的其它实施例的具有包括双厚度栅极电介质的示例FinFET的IC结构的截面侧视图。
图8是根据本公开内容的一些实施例的可以包括双厚度栅极电介质的示例纳米线FET的透视图。
图9A-9C是根据本公开内容的一些实施例的实现具有双厚度栅极电介质的FET的电子器件的示意性电路图。
图10是根据本公开内容的一些实施例的制造具有带有双厚度栅极电介质的FET的IC结构的示例方法的流程图。
图11A-11B是包括根据本公开内容的任何实施例的具有双厚度栅极电介质的一个或多个FET的晶圆和管芯的顶视图。
图12是可以包括根据本公开内容的任何实施例的具有双厚度栅极电介质的一个或多个FET的IC封装的截面侧视图。
图13是可以包括根据本公开内容的任何实施例的具有双厚度栅极电介质的一个或多个FET的IC器件组件的截面侧视图。
图14是可以包括根据本公开内容的任何实施例的具有双厚度栅极电介质的一个或多个FET的示例计算设备的框图。
图15是可以包括根据本公开内容的任何实施例的具有双厚度栅极电介质的一个或多个FET的示例RF设备的框图。
具体实施方式
概述
为了说明具有本文描述的双厚度栅极电介质的FET，理解在晶体管中可能起作用的现象可能是有用的。以下基本信息可以被视为可以适当地解释本公开内容的基础。提供这样的信息仅用于解释的目的，并且因此不应以任何方式解释为限制本公开内容的广泛范围及其潜在应用。
FET的性能可以取决于许多因素。FET的击穿电压是这些因素之一。击穿电压，通常缩写为BVDS，指的是漏-源电压VDS，其使得FET进入击穿区(即，晶体管在其漏极-源极端子上接收过多电压的区域，其使得漏极-源极端子击穿，这使得漏极电流ID急剧增加)。FET的栅极泄漏是这些因素中的另一个。栅极泄漏，有时称为应力引发泄漏电流(SILC)，指的是MOSFET的栅极泄漏电流的增加，这可能由于在电应力期间在栅极电介质(通常为栅极氧化物)中产生的缺陷而发生。
增加FET的击穿电压和降低FET的栅极泄漏对于各种应用而言会是期望的。一个示例应用是I/O设计，其中FET可以实现ESD保护器件，如上所述。另一个示例应用是在无线射频(RF)通信中，特别是用于毫米波无线技术，诸如第五代(5G)无线(即，RF的高频/短波长频谱，例如，具有在约20与60GHz之间的范围内的频率，对应于在约5与15毫米之间的范围内的波长)，其中FET可以实现诸如功率放大器的电路。
然而，增加FET的击穿电压和降低FET的栅极泄漏，尤其是在还具有足够高的操作速度的同时，不是容易的任务。因此，需要高击穿、低泄漏、高速度电路的应用通常求助于除硅之外(例如GaN或其它III-N材料)的技术。虽然III-N材料非常有前景，但是由于使用已知的硅处理技术所带来的成本优势，可能仍然希望在硅上实现FET。此外，对于许多应用，例如高功率应用或毫米波RF连接，在硅上实现FET可以有利地实现由于将高功率或RF电路与逻辑电路集成的能力而导致的形状因数减小。对于高功率或毫米波RF电路，集成具有许多其它益处，因为此类电路越来越依赖数字电路来改进性能，同时支持低延迟。因此，非常需要一种FET器件，其能够承受更高的击穿电压，实现足够低的泄漏和足够高的速度，并且使用互补金属氧化物半导体(CMOS)技术制造。
本文公开了具有双厚度栅极电介质的FET的晶体管配置，其可以有利地允许增大击穿电压和/或降低栅极泄漏。示例晶体管装置包括半导体沟道材料(其可以可互换地称为“沟道材料”或“半导体材料”)、设置在半导体材料中的源极区和漏极区、以及设置在源极区与漏极区之间的半导体材料的一部分上方的栅极堆叠体。栅极堆叠体在更靠近源极区的部分中具有较薄的栅极电介质，而在更靠近漏极区的部分中具有较厚的栅极电介质，因此，栅极堆叠体的栅极电介质可以被称为“双厚度栅极电介质”。实现双厚度栅极电介质使得栅极堆叠体不对称，因为更靠近源极/漏极(S/D)区之一的栅极堆叠体部分的栅极电介质的厚度不同于更靠近另一S/D区的栅极堆叠体部分的栅极电介质的厚度。在晶体管装置中实现双厚度栅极电介质可以有效地实现与晶体管装置集成的可调镇流电阻，并且可以帮助增加FET的击穿电压和/或降低FET的栅极泄漏。在各种实施例中，集成镇流电阻可进一步调谐，且因此可通过选择性地在栅极堆叠体的各种部分中包括或不包括功函数(WF)材料、改变源极区与漏极区之间的P阱和N阱的掺杂浓度以及改变P阱和N阱沿沟道长度(例如，沿源极区与漏极区之间的线)的尺寸来进一步优化击穿电压和栅极泄漏。
如在本文所使用的，术语“WF材料”指的是可以用于控制FET的阈值电压的任何材料。术语“WF材料”用于表示材料的WF(即，材料的物理性质，其指定了将电子从固体移动到紧挨在固体表面外部的真空中的点所需的最小热动力学功(即，能量))可以影响最终FET的阈值电压。此外，术语“阈值电压”，通常缩写为Vth，是指在晶体管的源极端子和漏极端子之间产生导电路径(即，导电沟道)所需的最小栅电极偏置(或栅-源电压)。
虽然本文描述的一些实施例涉及FinFET(即，具有非平面架构的FET，其中由一种或多种半导体材料形成的鳍状物远离基底延伸)，但是这些实施例同样适用于除FinFET之外的任何其它非平面FET(例如，适用于纳米线或纳米带晶体管)，以及适用于具有平面架构的FET。
本公开内容的结构、封装、方法、装置和系统中的每一个可以具有若干创新方面，其中没有单一方面单独负责本文所公开的所有期望属性。在以下描述和附图中阐述了本说明书中描述的主题的一个或多个实施方式的细节。
在以下具体实施方式中，可以使用本领域技术人员通常采用的术语来描述说明性实施方式的各个方面，以向本领域其他技术人员传达其工作的实质。例如，术语“连接的”表示在相连的事物之间的直接电或磁连接，而没有任何中间器件，而术语“耦合的”表示在相连的事物之间的直接电或磁连接，或者通过一个或多个无源或有源中间器件的间接连接。术语“电路”表示一个或多个无源和/或有源部件，将其布置为彼此协作，以提供所期望的功能。如果使用，术语“氧化物”、“碳化物”、“氮化物”等是指分别含有氧、碳、氮等的化合物。类似地，命名各种化合物的术语是指在化合物内具有各个元素的任何组合的材料(例如，“砷化镓”或“GaAs”可以指包括镓和砷的材料)。此外，术语“高k电介质”是指具有比氧化硅更高的介电常数(k)的材料，而术语“低k电介质”是指具有比氧化硅更低的k的材料。术语“基本上”、“接近”、“大约”、“附近”、“约”通常是指基于如本文所述或如本领域已知的特定值的上下文，在目标值的+/-20％内，优选在+/-10％内。类似地，指示各种元件的定向的术语，例如“共面”、“垂直”、“正交”、“平行”或元件之间的任何其它角度，通常是指基于如本文所述或如本领域中已知的特定值的上下文，在目标值的+/-5-20％内。
如本文所用的诸如“在……上方”、“在……下方”、“在……之间”和“在……上”的术语是指一个材料层或部件相对于其它层或部件的相对位置。例如，设置在另一层上方或下方的一层可以直接与另一层接触或者可以具有一个或多个中间层。此外，设置在两层之间的一层可以直接与两层中的一层或两层接触，或者可以具有一个或多个中间层。相反，被描述为在第二层“上”的第一层是指与该第二层直接接触的层。类似地，除非明确地另外说明，否则设置在两个特征之间的一个特征可以与邻近特征直接接触或可以具有一个或多个中间层。
对于本公开内容，短语“A和/或B”表示(A)、(B)或(A和B)。对于本公开内容，短语“A、B和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。当参考测量范围使用时，术语“在……之间”包括测量范围的端点。如本文所使用的，符号“A/B/C”表示(A)、(B)和/或(C)。
说明书使用短语“在一个实施例中”或“在实施例中”，其每一个都可以指代一个或多个相同或不同的实施例。而且，如相对于本公开内容的实施例所使用的术语“包括”、“包含”、“具有”等是同义词。本公开内容可以使用基于透视的描述，诸如“在……上方”、“在……下方”、“顶部”、“底部”和“侧面”；这样的描述用于方便讨论，而不是要限制所公开的实施例的应用。附图不一定是按比例绘制的。除非另有指明，否则说明共同对象的序数词“第一”、“第二”和“第三”等的使用仅仅表示提及了类似对象的不同实例，而并非旨在暗示如此说明的对象必须在时间、空间、排序上或者以任何其他方式处于给定的顺序中。
在以下具体实施方式中，参考构成其一部分的附图，并且在附图中通过图示示出了可以实践的实施例。应当理解，可以利用其他实施例，并且可以在不脱离本公开内容的范围的情况下进行结构或逻辑改变。因此，以下具体实施方式不应被理解为限制性的。为了方便，如果存在用不同字母指定的附图的集合，例如图2A-2C，则可以在本文中不带字母地提及这样的集合，例如，称为“图2”。在附图中，相同的附图标记指代所示的相同或类似的元件/材料，使得除非另外声明，否则在附图之一的上下文中提供的具有给定附图标记的元件/材料的解释可应用于其中可以示出具有相同附图标记的元件/材料的其它附图。
在附图中，本文所述的各种结构、器件和组件的示例性结构的一些示意图可以用精确的直角和直线示出，但是应当理解，这样的示意图可能不反映实际过程限制，当使用例如扫描电子显微镜(SEM)图像或透射电子显微镜(TEM)图像检查本文所述的任何结构时，实际过程限制可能导致特征看起来不是那么“理想”。在真实结构的这种图像中，可能的处理缺陷也是可见的，例如，材料的非完美的直边，锥形过孔或其它开口，不同材料层的厚度变化或无意倒圆角，结晶区内的偶然的螺旋、边缘或组合位错，和/或单个原子或原子簇的偶然位错缺陷。可能存在此处未列出的但在器件制造领域内常见的其它缺陷。
以最有助于理解所要求保护的主题的方式将多个操作描述为依次的多个分离动作或操作。但描述的顺序不应解释为暗示这些操作必定是顺序相关的。具体而言，这些操作可以不按照所呈现的顺序执行。所述的操作可以以不同于所述实施例的顺序执行。在另外的实施例中可以执行多个额外的操作和/或可以省略所述的操作。
包括具有本文所述的双厚度栅极电介质的至少一个FET的各种IC结构可以在与IC相关联的一个或多个部件中和/或在各种这样的部件之间实现。在各种实施例中，与IC相关联的部件包括例如晶体管、二极管、电源、电阻器、电容器、电感器、传感器、收发机、发射机、接收机、天线等。与IC相关联的部件可以包括安装在IC上、作为IC的组成部分提供的那些部件，或者连接到IC的那些部件。IC可以是模拟的或数字的，或者可以包括模拟和数字电路的组合，并且可以用于许多应用中，例如微处理器、光电子器件、逻辑块、音频放大器等，这取决于与IC相关联的部件。在一些实施例中，包括具有本文所述的双厚度栅极电介质的至少一个FET的IC结构可以包括在RFIC中，RFIC可以例如包括在与RF接收机、RF发射机或RF收发机或者例如在基站(BS)或用户设备(UE)装置内的电信中使用的任何其他RF设备的IC相关联的任何部件中。这些部件可以包括但不限于功率放大器、RF开关、RF滤波器(包括RF滤波器阵列或RF滤波器组)或阻抗调谐器。在一些实施例中，包括具有本文所述的双厚度栅极电介质的至少一个FET的IC结构可以用作用于执行计算机中的一个或多个相关功能的芯片组的一部分。
具有双厚度栅极电介质的示例FinFET
晶体管可以具有平面或非平面架构。最近，作为具有平面架构的晶体管的替代已经广泛地探索了非平面晶体管。
FinFET是指具有非平面架构的晶体管，其中由一种或多种半导体材料形成的鳍状物远离基底延伸(其中术语“基底”可以指其上可以构建晶体管的任何适当的支撑结构，例如衬底、管芯、晶圆或芯片)。鳍状物最靠近基底的部分可以由绝缘体材料包围。这种绝缘体材料(典型地为氧化物)通常被称为“浅沟槽隔离”(STI)，并且鳍状物的被STI包围的部分通常被称为“子鳍状物部分”或简单地称为“子鳍状物”。可以在鳍状物的剩余上部部分(例如STI上方且未被STI包围的部分)的顶部和侧面上方提供至少包括栅电极材料层和可选地包括栅极电介质层的栅极堆叠体，从而围绕鳍状物的最上部部分。鳍状物的栅极堆叠体围绕在其上的部分可以被称为鳍状物的“沟道部分”，因为这是在晶体管的操作期间导电沟道可以形成的地方，并且是鳍状物的有源极区的一部分。在栅极堆叠体的相对侧上提供源极区和漏极区，分别形成晶体管的源极端子和漏极端子。
FinFET可以实现为“三栅极晶体管”，其中名称“三栅极”源于如下事实，即，在使用中，这样的晶体管可以在鳍状物的三个“侧面”上形成导电沟道。FinFET相对于单栅极晶体管和双栅极晶体管潜在地改善了性能。
图1是根据本公开内容的一些实施例的具有其中可以实现双厚度栅极电介质的示例FinFET 100的IC结构的透视图。注意，图1所示的FinFET 100旨在示出其中一些部件的相对布置，并且FinFET 100或其部分可以包括未示出的其它部件(例如，围绕FinFET 100的栅极堆叠体的任何其它材料(例如间隔件材料)，到FinFET 100的S/D区的电触点等)。
如图1所示，FinFET 100可以包括基底102、鳍状物104、包围鳍状物104的子鳍状物部分的STI材料106、以及S/D区(通常也称为“扩散区”)114-1和114-2。还如图所示，FinFET100还包括栅极堆叠体108，其包括栅极电介质110和栅电极112。尽管图1中没有具体示出，但是例如从图2-7可以看出，栅极电介质110可以包括不同厚度的两个部分，每个部分可以包括一种或多种栅极电介质材料的堆叠体。
通常，本公开内容的实施方式可以在诸如半导体衬底的支撑结构上形成或执行，该支撑结构由包括例如N型或P型材料系的半导体材料系构成。在一个实施方式中，半导体衬底可以是使用体硅或绝缘体上硅子结构形成的晶体衬底。在其它实施方式中，可以使用替代材料形成半导体衬底，替代材料可以或可以不与硅组合，替代材料包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓或III-V族、II-VI族或IV族材料的其它组合。尽管此处描述了可以形成衬底的材料的几个示例，但是可以用作基础的任何材料都属于本公开内容的精神和范围内，其中可以在该基础上构建实现如本文描述的具有双厚度栅极电介质的FET中的任何FET的半导体器件。在各种实施例中，基底102可以包括提供用于形成FinFET 100的合适表面的任何这样的衬底材料。
如图1所示，鳍状物104可以远离基座102延伸并且可以基本上垂直于基底102。鳍状物104可以包括一种或多种半导体材料，例如半导体材料的堆叠体，使得鳍状物的最上部部分(即，鳍状物104的由栅极堆叠体108包围的部分)可以用作FinFET 100的沟道区。因此，如本文所使用的，晶体管的术语“沟道材料”可以指鳍状物104的这种最上部部分，或者更一般地，指在晶体管的操作期间在其中形成源极区与漏极区之间的导电沟道的一种或多种半导体材料的任何部分。
如图1所示，STI材料106可以包围鳍状物104的侧面。鳍状物104的被STI 106包围的部分形成子鳍状物。在各种实施例中，STI材料106可以是低k或高k电介质，包括但不限于诸如铪、硅、氧、氮、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。可以在STI材料106中使用的电介质材料的另外的示例可以包括但不限于氮化硅、氧化硅、二氧化硅、碳化硅、碳掺杂的氮化硅、氮氧化硅、氧化铪、铪硅氧化物、氧化镧、氧化镧铝、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、氧化钽、钽硅氧化物、铅钪钽氧化物和铌酸锌铅。
在鳍状物104的子鳍状物部分上方，栅极堆叠体108可以如图1所示地围绕鳍状物104，其中鳍状物104的沟道部分对应于鳍状物104的由栅极堆叠体108围绕的部分。特别地，栅极电介质110可以围绕鳍状物104的最上部部分，并且栅电极112可以围绕栅极电介质110。鳍状物104的沟道部分和子鳍状物部分之间的界面位于栅电极112终止的位置附近。
栅电极112可以包括一种或多种栅电极材料，其中栅电极材料的选择可以取决于FinFET 100是P型金属氧化物半导体(PMOS)晶体管还是N型金属氧化物半导体(NMOS)晶体管。对于PMOS晶体管，可以在栅电极112的不同部分中使用的栅电极材料可以包括但不限于钌、钯、铂、钴、镍和导电金属氧化物(例如，氧化钌)。对于NMOS晶体管，可以在栅电极112的不同部分中使用的栅电极材料包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)。在一些实施例中，栅电极112可以包括多个栅电极材料的堆叠体，其中堆叠体的零或更多种材料是如本文所述的WF材料，且堆叠体的至少一种材料是填充金属层。为了其它目的，可以在栅电极112旁边包括另外的材料/层，例如用作扩散阻挡层或/和粘附层。
虽然图1中未具体示出(但将参考图2-7更详细地示出)，但是根据本公开内容的各种实施例，栅极电介质110包括具有不同厚度的至少两个部分(其中栅极电介质的厚度是指在鳍状物104的侧壁上沿y轴的方向测量的尺寸和在鳍状物104的顶部上沿z轴的方向测量的尺寸，y轴和z轴是图1中所示的参考坐标系x-y-z的不同轴)，其中每个部分可以包括一种或多种栅极电介质材料的堆叠体。在一些实施例中，栅极电介质110可以包括一种或多种高k电介质材料。在各种实施例中，栅极电介质110的高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。可用于栅极电介质110中的高k材料的示例可以包括(但不限于)氧化铪、铪硅氧化物、氧化镧、氧化镧铝、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、氧化钽、钽硅氧化物、铅钪钽氧化物和铌酸锌铅。在一些实施例中，在制造FinFET 100期间，可以在栅极电介质110上执行退火工艺，以提高栅极电介质110的质量。
在一些实施例中，栅极堆叠体108可以被电介质间隔件围绕，图1中未具体示出。电介质间隔件可以被配置为在可以沿着单个鳍状物设置的不同FinFET 100(例如，沿着鳍状物104设置的不同FinFET，尽管图1仅示出了这种FinFET中的一个)的栅极堆叠体108之间，以及在栅极堆叠体108和设置在栅极堆叠体108的每一侧的源极/漏极触点之间提供间隔。这种电介质间隔件可以包括一种或多种低k电介质材料。可用作电介质间隔件的低k电介质材料的示例包括但不限于二氧化硅、碳掺杂的氧化物、氮化硅、熔融石英玻璃(FSG)和有机硅酸盐，例如倍半硅氧烷、硅氧烷和有机硅酸盐玻璃。可以用作电介质间隔件的低k电介质材料的其他示例包括有机聚合物，例如聚酰亚胺、聚降冰片烯、苯并环丁烯、全氟环丁烷或聚四氟乙烯(PTFE)。可用作电介质间隔件的低k电介质材料的其它示例包括硅基聚合电介质，例如氢倍半硅氧烷(HSQ)和甲基硅倍半氧烷(MSQ)。可以用于电介质间隔件的低k材料的其他示例包括各种多孔电介质材料，例如多孔二氧化硅或多孔碳掺杂的二氧化硅，其中在电介质中产生大的空隙或孔以便减小层的总介电常数，因为空隙可以具有接近1的介电常数。当使用这种电介质间隔件时，鳍状物104的下部部分，例如鳍状物104的子鳍状物部分，可以被STI材料106围绕，STI材料106可以例如包括本文所述的任何高k电介质材料。
在一些实施例中，鳍状物104可以由半导体材料系构成，包括例如N型或P型材料系。在一些实施例中，鳍状物104可以包括高迁移率氧化物半导体材料，诸如氧化锡、氧化锑、氧化铟、氧化铟锡、氧化钛、氧化锌、氧化铟锌、氧化镓、氮氧化钛、氧化钌或氧化钨。在一些实施例中，鳍状物104可以包括半导体材料的组合，其中一种半导体材料用于沟道部分，而有时被称为“阻挡材料”的另一种材料用于鳍状物104的子鳍状物部分的至少一部分。在一些实施例中，鳍状物104的子鳍状物和沟道部分各自由诸如Si或Ge的单晶半导体形成。在第一实施例中，鳍状物104的子鳍状物和沟道部分各自由化合物半导体形成，该化合物半导体具有来自周期表的III族的至少一个元素(例如，Al、Ga、In)的第一子晶格和来自周期表的V族的至少一个元素(例如，P、As、Sb)的第二子晶格。子鳍状物可以是二元、三元或四元III-V族化合物半导体，其是来自周期表的III族和V族的两种、三种或甚至四种元素的合金，包括硼、铝、铟、镓、氮、砷、磷、锑和铋。
对于一些示例N型晶体管实施例(即，对于FinFET 100是NMOS的实施例)，鳍状物104的沟道部分可以有利地包括具有高电子迁移率的III-V族材料，例如但不限于InGaAs、InP、InSb和InAs。对于一些这样的实施例，鳍状物104的沟道部分可以是三元III-V族合金，例如InGaAs、GaAsSb、InAsP或InP。对于一些InxGa1-xAs鳍状物实施例，In含量(x)可以在0.6和0.9之间，并且可以有利地为至少0.7(例如，In0.7Ga0.3As)。在具有最高迁移率的一些实施例中，鳍状物104的沟道部分可以是本征III-V族材料，即，非有意掺杂有任何电活性杂质的III-V族半导体材料。在替代实施例中，在鳍状物104的沟道部分内可以存在标称杂质掺杂剂水平，例如以进一步微调阈值电压Vt，或提供HALO口袋注入等。然而，即使对于掺杂杂质的实施例，鳍状物104的沟道部分内的杂质掺杂剂水平也可以相对低，例如低于1015个掺杂剂原子每立方厘米(cm-3)，并且有利地低于1013cm-3。鳍状物104的子鳍状物部分可以是具有与沟道部分的带偏移(例如，对于N型器件而言的导带偏移)的III-V族材料。示例性材料包括但不限于GaAs、GaSb、GaAsSb、GaP、InAlAs、GaAsSb、AlAs、AlP、AlSb和AlGaAs。在鳍状物104的沟道部分是InGaAs的FinFET 100的一些N型晶体管实施例中，子鳍状物可以是GaAs，并且子鳍状物的至少一部分还可以掺杂有杂质(例如，P型)以达到比沟道部分更大的杂质水平。在替代的异质结实施例中，鳍状物104的子鳍状物和沟道部分各自是或者包括IV族半导体(例如Si、Ge、SiGe)。鳍状物104的子鳍状物可以是第一元素半导体(例如Si或Ge)或第一SiGe合金(例如具有宽带隙)。
对于一些示例P型晶体管实施例(即，对于FinFET 100是PMOS的实施例)，鳍状物104的沟道部分可以有利地是具有高空穴迁移率的IV族材料，例如但不限于Ge或富Ge的SiGe合金。对于一些示例实施例，鳍状物104的沟道部分可以具有0.6和0.9之间的Ge含量，并且有利地可以至少为0.7。在具有最高迁移率的一些实施例中，沟道部分可以是本征III-V族(或对于P型器件而言是IV族)材料，并且非有意掺杂有任何电活性杂质。在替代实施例中，在鳍状物104的沟道部分内可以存在一个或多个标称杂质掺杂剂水平，例如以进一步设置阈值电压Vt，或提供HALO口袋注入等。然而，即使对于掺杂杂质的实施例，沟道部分内的杂质掺杂剂水平也相对较低，例如低于1015cm-3，并且有利地低于1013cm-3。鳍状物104的子鳍状物可以是具有与沟道部分的带偏移(例如，对于P型器件而言的价带偏移)的IV族材料。示例材料包括但不限于Si或富Si SiGe。在一些P型晶体管实施例中，鳍状物104的子鳍状物是Si，并且子鳍状物的至少一部分还可以掺杂有杂质(例如，N型)以达到比沟道部分更高的杂质水平。
鳍状物104可以包括在栅极堆叠体108的相应不同侧上的第一源极或漏极(S/D)区114-1和第二S/D区114-2，如图1所示，从而实现晶体管。在一些实施例中，第一S/D区114-1可以是源极区，而第二S/D区114-2可以是漏极区，虽然在一些实施例中，源极与漏极的该指定可以相互交换。虽然图1中未特别示出，但FinFET 100可以进一步包括由一种或多种导电材料形成的S/D电极(通常也称为“S/D触点”)，用于分别提供到源极和漏极区114的电连接。在一些实施例中，FinFET 100的S/D区114(有时也可互换地称为“扩散区”)可以是掺杂半导体的区域，例如鳍状物104的掺杂沟道材料的区域，以便为晶体管沟道提供电荷载流子。在一些实施例中，S/D区114可以是高度掺杂的，例如，掺杂剂浓度为约1×1021cm-3，以便有利地与相应的S/D电极形成欧姆接触，尽管在一些实施方式中这些区域也可以具有较低的掺杂剂浓度并且可以形成肖特基接触。不管确切的掺杂程度如何，FinFET 100的S/D区114是具有比其它区域更高的掺杂剂浓度的区域，例如，比源极区114-1和漏极区114-2之间的半导体沟道材料区域中的掺杂剂浓度更高，因此，可以称为“高掺杂”(HD)区。
在一些实施例中，通常可以使用注入/扩散工艺或蚀刻/沉积工艺来形成源极和漏极区114。在前一工艺中，可以将诸如硼、铝、锑、磷或砷的掺杂剂离子注入到鳍状物104的上部部分的一种或多种半导体材料中，以形成源极和漏极区114。激活掺杂剂并使它们进一步扩散进入鳍状物104中的退火工艺可以在离子注入工艺之后。在后一工艺中，可以首先蚀刻鳍状物104的一种或多种半导体材料以在用于未来源极和漏极区的位置处形成凹槽。然后可以执行外延沉积工艺以利用用于制造源极和漏极区114的材料(其可以包括不同材料的组合)填充凹槽。在一些实施方式中，可以使用例如硅锗或碳化硅的硅合金来制造源极和漏极区114。在一些实施方式中，外延沉积的硅合金可以用诸如硼、砷或磷的掺杂剂原位掺杂。在另外的实施例中，可以使用诸如锗或III-V族材料或合金的一种或多种替代半导体材料来形成源极和漏极区114。尽管在图1的透视图中没有具体示出，但是在另外的实施例中，可以使用一个或多个金属和/或金属合金层来形成源极和漏极触点(即，到每个源极和漏极区114的电触点)。
FinFET 100可以具有栅极长度GL(即，源极区114-1和漏极区114-2之间的距离)，即，在图1所示的示例参考坐标系x-y-z的x轴方向上沿着鳍状物104测量的尺寸，在一些实施例中，该尺寸可以在大约5和40纳米之间，包括其中的所有值和范围(例如，在大约22和35纳米之间，或者在大约20和30纳米之间)。鳍状物104可以具有厚度，即在图1所示的参考坐标系x-y-z的y轴方向上测量的尺寸，在一些实施例中，该厚度可以在大约5和30纳米之间，包括其中的所有值和范围(例如，在大约7和20纳米之间，或在大约10和15纳米之间)。鳍状物104可以具有高度，即在图1所示的参考坐标系x-y-z的z轴方向上测量的尺寸，在一些实施例中，该高度可以在大约30和350纳米之间，包括其中的所有值和范围(例如，在大约30和200纳米之间、在大约75和250纳米之间、或者在大约150和300纳米之间)。
尽管将图1中所示的鳍状物104示出为在图1中所示的参考坐标系的z-y平面中具有矩形截面，但是鳍状物104可以替代地具有在鳍状物104的“顶部”处圆化或倾斜的截面，并且栅极堆叠体108(包括栅极电介质110的不同部分)可以与该圆化或倾斜的鳍状物104共形。在使用中，FinFET 100可以在鳍状物104的沟道部分的三个“侧面”上形成导电沟道，相对于单栅极晶体管(其可以在沟道材料或衬底的一个“侧面”上形成导电沟道)和双栅极晶体管(其可以在沟道材料或衬底的两个“侧面”上形成导电沟道)潜在地改善了性能。
虽然图1示出了单个FinFET 100，但是在一些实施例中，多个FinFET可以沿着鳍状物104彼此相邻(其间具有特定间隔)布置。
具有双厚度栅极电介质的示例FinFET
图2A-2C是晶体管200的截面侧视图，其提供图1所示的FinFET 100的第一示例。因此，关于图1提供的描述可适用于图2A-2C，因此为了简洁起见，不再重复。图2A的截面侧视图是图1所示的示例坐标系的x-z平面中的视图，其中沿着鳍状物104(例如，沿着图1、2B和2C中示为平面AA的平面)截取截面。图2B的截面侧视图是图1所示的示例坐标系的y-z平面中的视图，其中针对栅极堆叠体108的一个示例部分穿过鳍状物104(例如，沿着图1和图2A中示为平面BB的平面)截取截面。图2C的截面侧视图是图1所示的示例坐标系的y-z平面中的视图，其中针对栅极堆叠体108的另一示例部分穿过鳍状物104(例如，沿着图1和图2A中示为平面CC的平面)截取截面。在图2底部的虚线框内提供的图例示出了用于指示图2中所示的一些元件的一些部分或材料的颜色/图案，使得图2不会由于过多的附图标记而混乱。例如，图2使用不同的颜色/图案来标识基底102、鳍状物104、STI 106、S/D区114、S/D触点216(其可以包括到源极区114-1的第一S/D触点216-1和到漏极区114-2的第二S/D触点216-2)等。
如图2所示，栅极堆叠体108的栅极电介质110可以包括第一栅极电介质110-1和第二栅极电介质110-2。如本文所使用的，第一栅极电介质110-1和第二栅极电介质110-2之间的区别在于这些电介质材料具有不同的厚度，特别地，第一栅极电介质110-1是栅极堆叠体108的栅极电介质110的一部分，其比由第二栅极电介质110-2表示的栅极电介质110的部分薄。在各种实施例中，第一栅极电介质110-1和第二栅极电介质110-2的材料成分可以相同或可以不同，或者栅极电介质的较厚部分(即，第二栅极电介质110-2)可以包括具有一种或多种电介质材料的一个成分的层，以及具有栅极电介质的较薄部分(即，第一栅极电介质110-1)的一种或多种电介质材料的成分的层。因此，在各种实施例中，第一栅极电介质110-1和第二栅极电介质110-2中的每一个可以包括上述栅极电介质材料中的任何一种，并且可以被视为彼此接触，例如，被视为一种或多种栅极电介质材料的连续层，其中该层的不同部分具有不同厚度。在一些实施例中，第二栅极电介质110-2(即，较厚的栅极电介质)的介电常数可以小于第一栅极电介质110-1(即，较薄的栅极电介质)的介电常数，例如，小至少2倍(at least 2times smaller)、小至少5倍、或者甚至小6-7倍。这样的实施例在沟道控制和性能方面可以是有利的，并且同时在最易于击穿的区域中提供了鲁棒的栅极电介质。
在一些实施例中，如图2A所示，第一栅极电介质110-1可以比第二栅极电介质110-2更靠近源极区114-1，而第二栅极电介质110-2可以比第一栅极电介质110-1更靠近漏极区114-2。因此，栅极电介质110的最靠近漏极区114-2的部分的厚度可以大于栅极电介质110的最靠近源极区114-1的部分的厚度。例如，在一些实施例中，第二栅极电介质110-2的厚度可以在第一栅极电介质110-1的厚度的大约1.1和5倍之间(between about 1.1and 5times larger than…)(例如，大约2倍或大约3倍大)。
同样如图2所示，可以将栅极堆叠体108的栅电极112视为包括第一栅电极材料/部分112-1和第二栅电极材料/部分112-2。如本文所使用的，第一栅电极材料/部分112-1和第二栅电极材料/部分112-2之间的区别在于这些栅电极材料/部分分别设置在第一栅极电介质110-1和第二栅极电介质110-2上方。在一些实施例中，栅电极部分112-1和112-2可以包括相同或不同成分的材料。例如，在一些实施例中，较薄栅极电介质110-1上方的栅电极材料112-1与较厚栅极电介质110-2上方的栅电极材料112-2都可以包括在各自栅极电介质110上方的WF材料层以及一层填充金属层(因此，WF材料层可以在填充金属层与各自栅极电介质110之间)。在一些这样的实施例中，WF材料层可以包括在第一栅极电介质110-1和第二栅极电介质110-2两者上方的相同WF材料。在其它这样的实施例中，第一栅极电介质110-1和第二栅极电介质110-2上方的WF材料层可以包括不同材料成分的WF材料。例如，在一些实施例中，第一栅极电介质110-1和第二栅极电介质110-2上方的WF材料可以是与不同阈值电压相关联的WF材料，这意味着，如果给定晶体管将包括第一WF材料作为栅电极材料112-1，则这样的晶体管将具有第一阈值电压，并且如果另外的相同晶体管将包括第二WF材料作为栅电极材料112-2，则这样的晶体管将具有不同于第一阈值电压的第二阈值电压。在一些这样的实施例中，设置在第一栅极电介质110-1上方的WF材料(即，更靠近源极区114-1的WF材料)可以是与较低阈值电压相关联的WF材料，而设置在第二栅极电介质110-2上方的WF材料(即，更靠近漏极区114-2的WF材料)可以是与较高阈值电压相关联的WF材料。这可以帮助为晶体管提供更大的驱动电流，这可以抵消来自延伸漏极部分的较高漏极镇流电阻。例如，在一些实施例中，栅电极部分112-1的WF材料可以与在约0.1伏与0.25伏之间的阈值电压相关联，而栅电极部分112-2的WF材料可以与在约0.6伏与4伏之间的阈值电压相关联。
在其它实施例中，第二栅电极部分112-2，即更靠近漏极区114-2的部分，可以仅包括填充金属层，例如铜，但不包括WF材料，而栅电极部分114-1可以包括WF材料(例如，上述材料中的任一种)且接着包括WF材料上方的填充金属层。这样的实施例在例如栅极堆叠体中的工艺复杂性及在112-1与112-2区域之间的过渡区处获得较好的WF金属均匀性方面可以是有利的。
转到双厚度电介质100的进一步细节，第一栅极电介质110-1可以被视为设置在鳍状物104的半导体材料的第一部分上方，而第二栅极电介质110-2可以被视为设置在鳍状物104的半导体材料的第二部分上方。鳍状物104的半导体材料的第一部分在图2A中被表示为部分204-1，其可以是例如鳍状物104的最上部部分。鳍状物104的半导体材料的第二部分在图2A中被表示为部分204-2，其也可以是例如鳍状物104的最上部部分。因此，第一部分204-1可在源极区114-1与第二部分204-2之间，而第二部分204-2可在第一部分204-1与漏极区114-2之间。图2A中所示的尺寸228-1是指第一部分204-1的长度，而在图2A中所示的尺寸228-2是指第二部分204-2的长度。
图2A示出FET 100的延伸漏极晶体管实施例，意味着还存在鳍状物104的半导体材料的第三部分204-3，其具有图2A所示的长度228-3，其中第三部分204-3是鳍状物104的在第二部分204-2和漏极区114-2之间的部分。即，第三部分204-3是指鳍状物104的不在栅极堆叠体108下方并且最靠近漏极区114-2的部分。
在一些实施例中，沟道材料的第二部分的长度(即，图2A中所示的沿着x轴(例如，沿着鳍状物104的长度)测量的尺寸228-2)与沟道材料的第一部分的长度(即，图2A中所示的同样沿着x轴测量的尺寸228-1)之间的比率可以等于或小于大约1，例如等于或小于大约1/2，或者等于或小于大约1/3。即，在一些实施例中，厚栅极电介质的长度(即第二栅极电介质110-2的长度228-2)与薄栅极电介质的长度(即第一栅极电介质110-1的长度228-1)的比率可以等于或小于大约1，例如等于或小于大约1/2，或者等于或小于大约1/3。在栅极堆叠体108中，在某些部署情形中，包括比接近源极区114-1的栅极电介质的较薄部分(即，长度228-1的栅极电介质部分)短的接近漏极区114-2的栅极电介质的较厚部分(即，长度228-2的栅极电介质部分)可能是有利的。转到晶体管200的延伸漏极晶体管部件，长度228-3可以在大约0和1000纳米之间，包括其中的所有值和范围，例如在大约10和500纳米之间。
除了提供双厚度栅极电介质之外，调整集成在FET中的镇流电阻的另一方式是修改半导体沟道材料的P阱和N阱的范围，其中术语“P阱”和“N阱”指的是分别具有P型掺杂剂和N型掺杂剂的源极区114-1和漏极区114-2之间的沟道材料的部分，掺杂剂浓度在每立方厘米大约1×1016和大约1×1018个掺杂剂原子之间。P阱和N阱在图2A中被示为鳍状物204的具有图案224-1和224-2的部分。如果晶体管200是NMOS晶体管，则第一阱224-1是P阱(即，具有P型掺杂剂)，第二阱224-2是N阱(即，具有N型掺杂剂)，并且源极和漏极区114包括N型掺杂剂，但是掺杂剂浓度高于阱224(如根据上面提供的掺杂剂浓度示例是明确的)。如果晶体管200是PMOS晶体管，则第一阱224-1是N阱，第二阱224-2是P阱，源极和漏极区114包括P型掺杂剂但掺杂剂浓度高于阱224。通常，对于给定类型的晶体管(例如NMOS或PMOS晶体管)，第一阱224-1是鳍状物204的半导体材料的包括第一类型的掺杂剂(例如P型掺杂剂)的部分，其掺杂剂浓度在每立方厘米约1×1016和约1×1018个掺杂剂原子之间，第二阱224-2是鳍状物204的半导体材料的包括第二类型的掺杂剂(例如N型掺杂剂)的部分，其掺杂剂浓度在每立方厘米约1×1016和约1×1018个掺杂剂原子之间，并且源极和漏极区114是包括第二类型的掺杂剂(即与第二阱224-2相同)但掺杂剂浓度更高(例如在每立方厘米至少约1×1021个掺杂剂原子以上)的区域。
在图2A-2C所示的晶体管200的示例中，第一阱224-1和第二阱224-2分别与第一栅极电介质110-1和第二栅极电介质110-2基本对准。即，对于晶体管200，第一阱224-1从源极区114-1延伸到第一栅极电介质110-1下方，并在第二栅极电介质110-2开始处终止。第二阱224-2然后可以开始于第一阱224-1终止处并在第二栅极电介质110-2下方延伸，并且对于如图2A所示的延伸漏极晶体管实施例而言，第二阱224-2可以一直延伸到漏极区114-2。即，在晶体管200的示例中，鳍状物104的半导体材料的在较薄栅极电介质110-1下方的部分，即部分204-1，是具有第一类型的掺杂剂(例如，P型掺杂剂)的阱部分，并且鳍状物104的半导体材料的在较厚栅极电介质110-2下方的部分，即部分204-2，是具有第二类型的掺杂剂(例如，N型掺杂剂)的阱部分(同时，同样，源极和漏极区114包括第二类型的掺杂剂)。在一些这样的实施例中，半导体材料的在第二部分204-2和漏极区114-2之间的部分，即第三部分204-3，也可以包括第二类型的掺杂剂(例如N型掺杂剂)，即第二阱224-2一直延伸到晶体管200的延伸漏极114-2。第一阱224-1和第二阱224-2分别与第一栅极电介质110-1和第二栅极电介质110-2基本对准的晶体管200的实施例在制造的容易性和工艺成本方面可能是有利的。
图3至图7示出了晶体管300、400、500、600、700，其为图1所示的FinFET 100的另外的示例。特别地，图3至图5中的每一个示出与图2所示的晶体管200相似的晶体管，但第一阱224-1与第二阱224-2的对准方式不同，而图6至图7中的每一个示出与图2所示的晶体管200相似的晶体管，但是漏极区114-2相对于第二栅极电介质110-2的末端的对准方式不同。因此，关于图2提供的描述可适用于图3-7，因此，为了简洁起见，不再重复，而仅描述不同之处。
图3示出了第一阱224-1在第一栅极电介质110-1下方从源极区114-1延伸，但不是如图2中的情况那样在第二栅极电介质110-2开始处终止，而是在第二栅极电介质110-2下方延伸并在第二栅极电介质110-2终止处终止的实施例。由于晶体管300也是延伸漏极晶体管，第二阱224-2然后可以开始于第一阱224-1终止处，即，第二栅极电介质110-2终止处，并且一直延伸到漏极区114-2。即，在晶体管300的示例中，鳍状物104的半导体材料的在较薄栅极电介质110-1下方的部分(即部分204-1)和鳍状物104的半导体材料的在较厚栅极电介质110-2下方的部分(即部分204-2)都是具有第一类型的掺杂剂(例如P型掺杂剂)的阱部分，而半导体材料的在第二部分204-2和漏极区114-2之间的部分(即第三部分204-3)包括第二类型的掺杂剂(例如N型掺杂剂)(同时，同样，源极区和漏极区114包括第二类型的掺杂剂)。在可能需要较长沟道的情况下，例如在选择较小多晶硅间距的情况下，第一阱224-1在第一栅极电介质110-1和第二栅极电介质110-2两者下方延伸的晶体管300的实施例可能是有利的。这可以使得能够施加更高的漏极电压而不引起高的漏-源泄漏。
图4示出了类似于晶体管300的晶体管400的实施例，其中第一阱224-1在第一栅极电介质110-1下方从源极区114-1延伸，并且类似于图3，不在第二栅极电介质110-2开始处终止，而是继续在第二栅极电介质110-2下方延伸。与图3相比，第一阱224-1在第二栅极电介质110-2终止之前终止。例如，在一些实施例中，第一阱224-1可以延伸穿过全部第一部分204-1并且在第二栅极电介质110-2下方穿过沟道长度的部分204-2的大约50％。由于晶体管400也是延伸漏极晶体管，因此第二阱224-2然后可以在第一阱224-1终止处开始，即在第二栅极电介质110-2下方开始，并且一直延伸到漏极区114-2。即，在晶体管400的示例中，鳍状物104的半导体材料的在较薄栅极电介质110-1下方的部分(即，部分204-1)和鳍状物104的半导体材料的在较厚栅极电介质110-2下方的部分中的一些部分(即，部分204-2中的一些部分)是具有第一类型的掺杂剂(例如，P型掺杂剂)的阱部分，而部分204-2的剩余部分和半导体材料的在第二部分204-2与漏极区114-2之间的部分(即，第三部分204-3)包括第二类型的掺杂剂(例如，N型掺杂剂)(同时，同样，源极和漏极区114包括第二类型的掺杂剂)。根据使用情况，当要求器件在ESD事件期间传导足够高的电流并且同时提供足够的串联电阻以降低漏极电压来保持栅极氧化物的完整时，其中第一阱224-1在第一栅极电介质110-1和第二栅极电介质110-2两者下方延伸但是在第二栅极电介质110-2下方终止的晶体管400的实施例可能是有利的。
图5示出了类似于晶体管400的晶体管500的实施例，因为第一阱224-1在栅极电介质下方终止(即，不像晶体管200或300中那样与栅极电介质之一对准)。与晶体管400相反，在晶体管500中，第一阱224-1已经在第一栅极电介质110-1下方终止。因此，如图5所示，在晶体管500中，第一阱224-1在第一栅极电介质110-1下方从源极区114-1延伸，在第一栅极电介质110-1终止之前终止，此时第二阱224-2开始并一直持续到漏极区114-2。例如，在一些实施例中，第一阱224-1可以在第一栅极电介质110-1下方延伸穿过沟道长度的第一部分204-1的约50％。第二阱224-2然后可以在第二栅极电介质110-2下方延伸穿过第一部分204-1的剩余部分并穿过沟道长度的全部第二部分204-2。由于晶体管500也是延伸的漏极晶体管，第二阱224-2然后可以继续一直延伸到漏极区114-2。即，在晶体管500的示例中，鳍状物104的半导体材料的在较薄栅极电介质110-1下方的部分中的一些部分(即部分204-1中的一些部分)是具有第一类型的掺杂剂(例如P型掺杂剂)的阱部分，而第一部分204-1的剩余部分和鳍状物104的半导体材料的在较厚栅极电介质110-2下方的全部(即全部的部分204-2)以及半导体材料的在第二部分204-2与漏极区114-2之间的部分(即，第三部分204-3)包括第二类型的掺杂剂(例如，N型掺杂剂)(同时，同样，源极和漏极区114包括第二类型的掺杂剂)。根据使用情况，当要求器件在ESD事件期间传导足够高的电流并且同时提供足够的串联电阻以降低漏极电压来保持栅极氧化物的完整时，晶体管500的实施例可能是有利的。
图6示出了晶体管600类似于图2所示的晶体管200的实施例，但是在晶体管600中，漏极区114-2延伸到第二栅极电介质110-2终止处。因此，晶体管200的第三部分204-3有效地由晶体管600中的漏极区114-2所取代。在图6所示的晶体管600的实施例中，第一阱224-1和第二阱224-2与第一部分204-1和第二部分204-2对准，如图6中可见。然而，在晶体管600的其它实施例中，在本图中未示出，第一阱224-1和第二阱224-2可以在第一栅极电介质110-1或第二栅极电介质110-2之一下方终止，如参考图4和图5所描述的，这些实施例也在本公开内容的范围内。延伸的重掺杂漏极外延材料114-2的一个优点是可以允许器件在ESD事件期间在击穿之前传导足够高的电流。
图7示出了晶体管700类似于图2所示的晶体管200的实施例，但是在晶体管700中，第二栅极电介质110-2以及因此第二部分204-2延伸到漏极区114-2。因此，晶体管200的第三部分204-3有效地由晶体管700中的第二部分204-2所取代。在图7所示的晶体管700的实施例中，第一阱224-1和第二阱224-2与第一部分204-1和第二部分204-2对准，如图7中可见。然而，在晶体管700的其它实施例中，在本图中未示出，第一阱224-1和第二阱224-2可以在第一栅极电介质110-1或第二栅极电介质110-2之一下方终止，如参考图4和图5所描述的，这些实施例也在本公开内容的范围内。
具有双厚度栅极电介质的其它FET
如上简述，本文描述的双厚度栅极电介质可以在任何期望架构的FET中实现。诸如纳米带和纳米线晶体管的围绕或全环栅晶体管提供了具有非平面架构的晶体管的其他示例。
图8是根据本文所述的各种实施例的可以包括双厚度栅极电介质的示例全环栅晶体管800的透视图。晶体管800可以包括形成为由一种或多种半导体材料制成的纳米线804的沟道材料，纳米线804设置在基底802上方。纳米线804可采取例如纳米线或纳米带的形式。包括栅电极812和电介质810的栅极堆叠体808可以完全或几乎完全围绕纳米线804，如图8所示，纳米线804的沟道材料的有源区对应于纳米线804被栅极堆叠体808围绕的部分。具体地，栅极电介质810可以围绕纳米线804，并且栅电极812可以围绕栅极电介质810。在一些实施例中，栅极堆叠体808可以完全包围纳米线804。在一些实施例中，可以在基底802和栅电极810之间提供氧化物材料层(图8中未具体示出)。纳米线804可以包括在栅极堆叠体808的相对侧上的漏极区814-1和源极区814-2，如图8所示。图8中所示的晶体管800的基底802、纳米线804的沟道材料、栅极堆叠体808、栅极电介质810、栅电极812、源极区814-1和漏极区814-2类似于图1中所示的FinFET 100的和参考图2-7讨论的FinFET 100的示例实施例的基底102、鳍状物104的沟道材料、栅极堆叠体108、栅极电介质110、栅电极112、源极区114-1和漏极区114-2，不同之处在于在图8中使用纳米线804代替鳍状物104。因此，参考图1-7提供的这些元件的描述可适用于图8，因此，为了简洁起见，不再重复。
尽管图8中没有具体示出，但是可以在全环栅晶体管800的源电极和栅极堆叠体之间以及晶体管漏电极和栅极堆叠体之间提供电介质间隔件，以便在源电极、栅电极、漏电极之间提供电隔离，类似于以上针对FinFET 100描述的间隔件。
此外，尽管将图8中所示的纳米线804示出为具有矩形截面，但是纳米线804可以替代地具有圆形或其他不规则形状的截面，并且栅极堆叠体可以与纳米线804的形状一致。在使用中，全环栅晶体管800可以在纳米线804的多于三个“侧面”上形成导电沟道，相对于FinFET潜在地改进了性能。尽管图8示出了纳米线804的纵轴基本上平行于基底802的平面延伸的实施例，但情况不必如此；在其他实施例中，纳米线804可以被例如“垂直地”定向，以便垂直于基底802的平面。
在一些实施例中，可以沿着诸如纳米线804的单个线提供类似于图8中所示的晶体管的多个全环栅晶体管，其中与在单个线上提供多个器件相关的考虑是本领域已知的，并且因此为了简洁起见，此处没有具体描述。
诸如图1-7中所示的FinFET 100和图8中所示的全环栅晶体管800的晶体管装置以及如上所述的这种装置的不同变化不表示其中可以实现双厚度栅极电介质的晶体管装置的详尽无遗的集合，而是仅提供这种装置的示例。例如，在另外的实施例中，具有双厚度栅极电介质的晶体管可以是具有平面架构的晶体管。尽管参考图1-8讨论了材料的特定布置，但是在这些图的晶体管器件中可以包括中间材料。注意，图1-8旨在示出其中的部件的相对布置，并且这些图的晶体管装置可以包括未示出的其它部件(例如，各种间隔件材料或各种界面层)。另外，尽管晶体管装置的各种部件在图1-8中被示为平面矩形或由矩形实体形成，但这仅仅是为了便于说明，这些晶体管的实施例可以是弯曲的、圆形的或其它不规则形状，如由用于制造各种部件的制造工艺所决定的，有时由于所述制造工艺而是不可避免的。
实现具有双厚度栅极电介质的FET的示例器件
图9A-9C是根据本公开内容的一些实施例的电子器件900A、900B和900C的示意性电路图，其中每个电子器件实现被配置用于ESD保护的具有双厚度栅极电介质的FET 930。FET 930可以是如本文描述的具有双厚度栅极电介质的任何晶体管，例如，如参考图1-7描述的FinFET 100的任何实施例、如图8所示的纳米线800的任何实施例、如本文描述的FinFET 100和/或纳米线FET 800的任何进一步实施例、或者如本文描述的FET的任何其它(例如，平面)实施方式。
图9A-9C中的每一个提供了根据本公开内容的一些实施例的具有双厚度栅极电介质的FET 930的示意图，例如，诸如本文描述的FinFET 100或纳米线晶体管800中的任一个的非平面MOSFET，其被配置用于耦合到I/O焊盘/驱动器910的CMOS电路920的ESD保护。CMOS电路920可以包括任何核心CMOS电路，例如但不限于微处理器逻辑门、存储器单元等。如图9A中所示，CMOS电路920电连接到I/O 910，通过I/O 910，CMOS电路920可与在其上实施CMOS电路920的IC芯片外部的器件接口连接。I/O 910可以是任何常规I/O焊盘、引脚、接线柱、导线等。FET 930可以通过电连接到设置在CMOS电路902和I/O 910之间的电路节点915而用作ESD保护器件。在图9A-9C所示的示例性实施例中，FET 930处于GGNMOS配置中。在此配置中，在正常操作模式中，作为FET 930的ESD保护器件保持在“截止状态”，其中FET 930的沟道区由于存在接地的栅电极112而传导非常小的漏电流。如图9A到图9C中的每一个中所示，FET930的源极区914-1可电连接到FET 930的栅极，且两者连接到接地电位940(例如，Vss)，而FET 930的漏极区914-2可电耦合到设置在CMOS电路902和I/O 910之间的电路节点915。FET930的源极区914-1和漏极区914-2类似于上述的FinFET 100的源极区114-1和漏极区114-2或者上述的纳米线晶体管800的源极区814-1和漏极区814-2。
图9B和图9C示出了CMOS电路920可以是接收机(例如，RF接收机)的实施例。在图9B的实施例中，FET 930可以被认为是独立的GGNMOS，通过栅极和源极连接到接地节点，漏极连接到暴露的I/O引脚/焊盘910的方式使用。在图9C的实施例中，FET 930是GGNMOS，其也可以用作可用于ESD保护的可控硅整流器(SCR)960的触发器，其中在一些实施例中，FET 930和SCR 960的组合可以与二极管970一起用于ESD保护。如图9C所示，SCR 960的一个端口可以耦合到FET 930的漏极区914-2，SCR 960的另一个端口可以耦合到CMOS电路920和I/O引脚/焊盘910中的每一个，而SCR 960的第三端口可以耦合到接地节点/电位940。还如图9C中所示，二极管970可耦合在I/O引脚/焊盘910与接地节点/电位940之间。
图9B和图9C中的每一个还示出了可选的轨夹(rail clamp)950，其可以被配置为在ESD尖峰的情况下将电流吸到地。图9B和图9C中的每一个还示出了可选的电容器955，其可以被配置为在ESD尖峰的情况下将电流吸到地。
示例制造方法
可以使用任何适当的技术来制造实现根据本文所述的各种实施例的具有至少一个具有双厚度栅极电介质的FET的一个或多个晶体管装置的IC结构。图10示出了这种方法的一个示例。然而，制造如本文所述的具有双厚度栅极电介质的FET中的任一个以及包括这种结构的更大器件和组件(例如，如图11-15所示)的其它示例也在本公开内容的范围内。
图10是根据本公开内容的各种实施例的制造包括具有双厚度栅极电介质的FET的晶体管装置的示例方法1000的流程图。
虽然将方法1000的操作示出为每个操作一次并且具有特定顺序，但是操作可以以任何合适的顺序执行并且根据需要重复。例如，可以并行执行一个或多个操作以基本同时制造如本文所述的具有双厚度栅极电介质的多个FET。在另一示例中，可以以不同的顺序执行操作以反映特定器件组件的结构，其中将包括如本文所述的具有双厚度栅极电介质的一个或多个FET。
此外，示例制造方法1000可以包括图10中未具体示出的其它操作，例如本领域已知的各种清洁或平坦化操作。例如，在一些实施例中，基底102/802以及随后沉积在其上的各种其它材料层可以在本文所述的方法1000的任何工艺之前、之后或期间被清洁，例如以去除氧化物、表面接合的有机和金属污染物以及表面下污染物。在一些实施例中，可以使用例如化学溶液(例如过氧化物)和/或使用与臭氧结合的紫外线(UV)辐射和/或氧化表面(例如使用热氧化)然后去除氧化物(例如使用氢氟酸(HF))来执行清洁。在另一示例中，可以在本文描述的方法1000的任何工艺之前、之后或期间对本文描述的晶体管结构/组件进行平坦化，例如，以去除过覆盖部分(overburben)或过量的材料。在一些实施例中，可以使用湿法或干法平坦化工艺进行平坦化，例如平坦化是化学机械平坦化(CMP)，其可以被理解为利用抛光表面、研磨剂和浆料以去除过覆盖部分并平坦化表面的工艺。
在各种实施例中，方法1000的任何工艺可以包括任何合适的图案化技术，例如光刻或电子束(e-beam)图案化，可能结合适合的蚀刻技术，例如干法蚀刻，例如反应离子蚀刻(RIE)或感应耦合等离子体(ICP)RIE。在各种实施例中，方法1000中执行的蚀刻中的任一个可以包括各向异性蚀刻，其使用例如使用例如基于溴(Br)和氯(Cl)的化学物质的化学活性离子化气体(即，等离子体)形式的蚀刻剂。在一些实施例中，在方法1000的蚀刻中的任一个期间，可将IC结构加热到高温，例如，加热到介于约室温与200摄氏度之间的温度，包括其中的所有值和范围，以促进使蚀刻的副产物充分挥发以从表面去除。
方法1000可以从为未来的晶体管设置半导体沟道材料开始(图10中所示的过程1002)。在1002中设置的沟道材料可以是上述用于鳍状物104的沟道部分的一种或多种半导体材料或者用于纳米线804的一种或多种半导体材料。过程1002可以包括相应的工艺，以根据正在制造的FET的特定晶体管架构来对沟道材料进行成形，例如，将沟道材料成形为远离基底延伸的鳍状物，或者将沟道材料成形为纳米线/纳米带。在一些实施例中，过程1002可以包括外延生长一种或多种半导体材料以设置沟道材料。在此上下文中，“外延生长”是指以所需材料的形式沉积晶体覆盖层。例如，可使用任何已知的用于形成所需材料层的气态或液态前体来执行过程1002的一个或多个层的外延生长。
然后，方法1000可以继续在1002中设置的沟道材料中设置S/D区和P/N阱(图10中示出的过程1004)。1004中设置的S/D区可以是如上针对FinFET 100所述的源极区114-1和漏极区114-2，以及如上针对纳米线晶体管800所述的源极区814-1和漏极区814-2。以上已经描述了用于设置S/D区的各种技术，并且这些技术包括例如注入/扩散工艺或蚀刻/沉积工艺。1004中设置的P/N阱可以是如上文针对FinFET 100所述的第一阱224-1和第二阱224-2。在一些实施例中，如上所述，除了P/N阱和S/D区之间的掺杂剂浓度差异之外，在1004中，可以使用上述用于设置S/D区的任何技术来设置P/N阱。在其它实施例中，当设置沟道材料时，可在1002中设置P/N阱。
方法1000可以接着包括在1004中设置的S/D区之间的在1002中设置的沟道材料的一部分上方设置未来栅极堆叠体的栅极电介质，其中栅极电介质包括具有不同厚度的不同部分(图10中所示的过程1006)。1006中设置的栅极电介质可以包括如上所述的第一栅极电介质110-1和第二栅极电介质110-2。任何合适的沉积技术可用于沉积第一栅极电介质110-1和第二栅极电介质110-2的一种或多种电介质材料，例如但不限于旋涂、浸涂、原子层沉积(ALD)、物理气相沉积(PVD)(例如，蒸发沉积、磁控溅射或电子束沉积)或化学气相沉积(CVD)。
方法1000可以包括在1006中设置的栅极电介质上方设置未来栅极堆叠体的栅电极(图10中所示的过程1008)。1008中设置的栅电极可以包括如上所述的第一栅电极材料112-1和第二栅电极材料112-2。可使用任何合适的沉积技术来沉积1008中的一种或多种栅电极材料，例如但不限于ALD、PVD、CVD或电镀。
示例结构和装置
包括具有本文公开的双厚度栅极电介质的一个或多个FET的IC结构或晶体管装置可以包括在任何适当的电子器件中。图11-15示出了可以包括本文公开的具有双厚度栅极电介质的至少一个FET的器件和部件的各种示例。
图11A-11B是可以包括根据本文公开的任何实施例的具有双厚度栅极电介质的至少一个FET的晶圆2000和管芯2002的顶视图。在一些实施例中，根据本文公开的任何实施例，管芯2002可以被包括在IC封装中。例如，任何管芯2002可以用作图12所示的IC封装2200中的任何管芯2256。晶圆2000可以由半导体材料构成，并且可以包括具有在晶圆2000的表面上形成的IC结构的一个或多个管芯2002。每个管芯2002可以是包括任何合适的IC(例如，包括本文所述的具有双厚度栅极电介质的至少一个FET的IC)的半导体产品的重复单元。在半导体产品的制造完成之后(例如，在制造了如本文所述的具有双厚度栅极电介质的至少一个FET之后，例如，在制造了图1-9所示的晶体管装置的IC结构的任何实施例或本文所述的这些结构的任何其它实施例之后)，晶圆2000可以经历单个化工艺，其中每个管芯2002彼此分离以提供半导体产品的分立“芯片”。特别地，包括如本文所公开的具有双厚度栅极电介质的至少一个FET的器件可以采取晶圆2000的形式(例如，未单个化的)或管芯2002的形式(例如，经单个化的)。管芯2002可以包括具有双厚度栅极电介质的至少一个FET(例如，如本文所述的一个或多个FinFET 100或一个或多个纳米线晶体管800)，以及可选地，用于将电信号传送到具有双厚度栅极电介质的至少一个FET的支持电路，以及任何其他IC部件。在一些实施例中，晶圆2000或管芯2002可以实现RF FE器件、存储器器件(例如，静态随机存取存储器(SRAM)器件)、逻辑器件(例如，AND、OR、NAND或NOR门)或任何其他合适的电路元件。可以将这些器件中的多个组合在单个管芯2002上。
图12是可以包括根据本文公开的任何实施例的具有至少一个具有双厚度栅极电介质的FET的一个或多个IC结构的示例IC封装2200的侧视截面图。在一些实施例中，IC封装2200可以是系统级封装(SiP)。
如图12所示，IC封装2200可以包括封装衬底2252。封装衬底2252可由电介质材料(例如，陶瓷、玻璃、有机和无机材料的组合、累积膜(buildup film)、其中具有填充物颗粒的环氧树脂膜等，并且可以具有具有不同材料的嵌入部分)形成，并且可以具有在面2272和面2274之间、或在面2272上的不同位置之间、和/或在面2274上的不同位置之间延伸穿过电介质材料的导电通路。
封装衬底2252可以包括耦合到穿过封装衬底2252的导电通路2262的导电触点2263，从而允许管芯2256和/或中介层2257内的电路电耦合到导电触点2264中的各个导电触点2264(或电耦合到封装衬底2252中所包括的其他器件，未示出)。
IC封装2200可以包括经由中介层2257的导电触点2261、第一级互连2265和封装衬底2252的导电触点2263耦合到封装衬底2252的中介层2257。图12中所示的第一级互连2265是焊料凸块，但可以使用任何合适的第一级互连2265。在一些实施例中，IC封装2200中可以不包括中介层2257；相反，管芯2256可以通过第一级互连2265在面2272处直接耦合到导电触点2263。
IC封装2200可以包括经由管芯2256的导电触点2254、第一级互连2258以及中介层2257的导电触点2260耦合到中介层2257的一个或多个管芯2256。导电触点2260可以通过中介层2257耦合到导电通路(未示出)，允许管芯2256内的电路电耦合到导电触点2261中的各个导电触点(或电耦合到包括在中介层2257中的其他器件，未示出)。图12中所示的第一级互连2258是焊料凸块，但是可以使用任何合适的第一级互连2258。如本文所用的，“导电触点”可以指的是用作不同部件之间的接口的导电材料(例如，金属)的一部分；导电触点可以凹入部件的表面，与部件的表面平齐或远离部件的表面延伸，并且可以采取任何合适的形式(例如，导电焊盘或插座)。
在一些示例中，底部填充材料2266可以围绕第一级互连2265设置在封装衬底2252与中介层2257之间，且模塑料2268可以围绕管芯2256和中介层2257设置且与封装衬底2252接触。在一些实施例中，底部填充材料2266可与模塑料2268相同。在适当情况下，可用于底部填充材料2266和模塑料2268的示例性材料是环氧树脂模塑材料。第二级互连2270可以耦合到导电触点2264。图12中所示的第二级互连2270是焊球(例如，用于球栅阵列布置)，但是可以使用任何合适的第二级互连2270(例如，针栅阵列布置中的引脚或连接盘栅格阵列布置中的连接盘)。第二级互连2270可用于将IC封装2200耦合到另一部件，诸如电路板(例如，母板)、中介层、或另一IC封装，如本领域已知的以及如下文参考图13所讨论的。
管芯2256可以采取本文所讨论的管芯2002的任何实施例的形式，并且可以包括具有至少一个具有双厚度栅极电介质的FET的IC结构的任何实施例，例如图1-9中所示的任何IC结构/晶体管装置，或者本文描述的具有双厚度栅极电介质的至少一个FET的任何其它实施例。在IC封装2200包括多个管芯2256的实施例中，IC封装2200可以被称为多芯片封装(MCP)。管芯2256可以包括执行任何期望的功能的电路。例如，管芯2256中的一个或多个可以是RF FE管芯和/或逻辑管芯，包括如本文所述的具有双厚度栅极电介质的至少一个FET，管芯2256中的一个或多个可以是存储器管芯(例如，高带宽存储器)等。在一些实施例中，管芯2256中的任何管芯可以包括例如如上所述的具有双厚度栅极电介质的至少一个FET；在一些实施例中，管芯2256中的至少一些可不包括具有双厚度栅极电介质的任何FET。
在图12中示出的IC封装2200是倒装芯片封装，但是可以使用其他封装架构。例如，IC封装2200可以是球栅阵列(BGA)封装，诸如嵌入式晶圆级球栅阵列(eWLB)封装。在另一示例中，IC封装2200可以是晶圆级芯片级封装(WLCSP)或面板扇出(FO)封装。尽管在图12的IC封装2200中示出了两个管芯2256，但是IC封装2200可以包括任何期望数量的管芯2256。IC封装2200可以包括附加的无源部件，诸如设置在封装衬底2205的第一面2272或第二面2274上，或者设置在中介层2257的任一面上的表面安装电阻器、电容器和电感器。更一般地，IC封装2200可以包括本领域已知的任何其他有源或无源部件。
图13是IC器件组件2300的截面侧视图，该IC器件组件可以包括根据本文公开的任何实施例的具有实现具有双厚度栅极电介质的至少一个FET的一个或多个IC结构的部件。IC器件组件2300包括设置在电路板2302(可以是例如母板)上的多个部件。IC器件组件2300包括设置在电路板2302的第一面2340和电路板2302的相对的第二面2342上的部件；通常，部件可以设置在一个或两个面2340和2342上。特别地，IC器件组件2300的部件中的任何合适的部件可以包括实现根据本文公开的任何实施例的具有双厚度栅极电介质的至少一个FET的任何IC结构；例如，下面参考IC器件组件2300讨论的任何IC封装可以采取上面参考图12讨论的IC封装2200的任何实施例的形式(例如，可以在管芯2256中/上包括具有双厚度栅极电介质的至少一个FET)。
在一些示例中，电路板2302可以是包括多个金属层的印刷电路板(PCB)，该多个金属层通过电介质材料层彼此分开并且通过导电过孔互连。可以以期望的电路图案形成任何一个或多个金属层，以在耦合到电路板2302的部件之间传送电信号(可选地与其他金属层结合)。在其他实施例中，电路板2302可以是非PCB基板。
图13中所示的IC器件组件2300包括通过耦合部件2316耦合到电路板2302的第一面2340的中介层上封装结构2336。耦合部件2316可以将中介层上封装结构2336电气和机械地耦合到电路板2302，并且可以包括焊球(如图13所示)、插座的凸部和凹部、粘合剂、底部填充材料和/或任何其他合适的电气和/或机械耦合结构。
中介层上封装结构2336可以包括通过耦合部件2318耦合到中介层2304的IC封装2320。耦合部件2318可以采取用于应用的任何适合的形式，例如以上参考耦合部件2316所讨论的形式。IC封装2320可以是或包括例如管芯(图11B的管芯2002)、IC器件(例如，图1-9的IC结构或晶体管装置)或任何其它适当的部件。具体而言，IC封装2320可以包括如本文所述的具有双厚度栅极电介质的至少一个FET。尽管在图13中示出了单个IC封装2320，但是可以将多个IC封装耦合到中介层2304；实际上，额外的中介层可以耦合到中介层2304。中介层2304可以提供用于桥接电路板2302和IC封装2320的中介衬底。通常，中介层2304可以将连接扩展到更宽的间距，或者将连接重新布线到不同的连接。例如，中介层2304可以将IC封装2320(例如，管芯)耦合到耦合部件2316的BGA，以用于耦合到电路板2302。在图13所示的实施例中，IC封装2320和电路板2302附接到中介层2304的相对侧；在其他实施例中，IC封装2320和电路板2302可以附接到中介层2304的同一侧。在一些实施例中，三个或更多个部件可以通过中介层2304相互连接。
中介层2304可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或如聚酰亚胺的聚合物材料形成。在一些实施方式中，中介层2304可以由交替的刚性或柔性材料形成，其可以包括上述用于半导体衬底的相同材料，例如硅、锗、以及其它III-V族和IV族材料。中介层2304可以包括金属互连2310和过孔2308，包括但不限于穿硅过孔(TSV)2306。中介层2304还可以包括嵌入器件2314，包括无源器件和有源器件。这样的器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、ESD保护器件和存储器件。也可以在中介层2304上形成诸如另外的RF设备、功率放大器、功率管理器件、天线、阵列、传感器和微机电系统(MEMS)器件之类的更复杂的器件。在一些实施例中，实现如本文所述的具有双厚度栅极电介质的至少一个FET的IC结构也可以实现在中介层2304中/上。中介层上封装结构2336可以采取本领域已知的任何中介层上封装结构的形式。
IC器件组件2300可以包括通过耦合部件2322耦合到电路板2302的第一面2340的IC封装2324。耦合部件2322可以采取以上参考耦合部件2316所讨论的任何实施例的形式，IC封装2324可以采取以上参考IC封装2320所讨论的任何实施例的形式。
图13所示的IC器件组件2300包括通过耦合部件2328耦合到电路板2302的第二面2342的堆叠式封装结构2334。堆叠式封装结构2334可以包括通过耦合部件2330耦合在一起的IC封装2326和IC封装2332，使得IC封装2326设置在电路板2302和IC封装2332之间。耦合部件2328和2330可以采取上述耦合部件2316的任何实施例的形式，IC封装2326和2332可以采取上述IC封装2320的任何实施例的形式。可以根据本领域中已知的任何堆叠式封装结构来配置堆叠式封装结构2334。
图14是可以包括根据本文公开的任何实施例的具有一个或多个IC结构的一个或多个部件的示例计算设备2400的框图，该一个或多个IC结构具有至少一个具有双厚度栅极电介质的FET。例如，计算设备2400的部件中的任何合适的部件可以包括管芯(例如，管芯2002(图11B))，该管芯包括根据本文所公开的任何实施例的具有双厚度栅极电介质的至少一个FET。计算设备2400的任何部件可以包括IC器件(例如，图1-9的IC结构或晶体管装置的任何实施例)和/或IC封装2200(图12)。计算设备2400的任何部件可以包括IC器件组件2300(图13)。
图14中将多个部件示出为包括在计算设备2400中，但是按照应用所适合的，可以省略或重复这些部件中的任何一个或多个。在一些实施例中，可以将计算设备2400中包括的一些或全部部件附接到一个或多个母板。在一些实施例中，将这些部件中的一些或全部制造到单个SoC管芯上。
另外，在各种实施例中，计算设备2400可以不包括图14所示的一个或多个部件，但是计算设备2400可以包括用于耦合到一个或多个部件的接口电路。例如，计算设备2400可以不包括显示设备2406，但是可以包括可以将显示设备2406耦合到的显示设备接口电路(例如，连接器和驱动器电路)。在另一组示例中，计算设备2400可以不包括音频输入设备2418或音频输出设备2408，但是可以包括可以将音频输入设备2418或音频输出设备2408耦合到的音频输入或输出设备接口电路(例如，连接器和支持电路)。
计算设备2400可以包括处理设备2402(例如，一个或多个处理设备)。如本文所使用的，术语“处理设备”或“处理器”可以指代任何设备或设备的部分，其处理来自寄存器和/或存储器的电子数据，以将该电子数据转变为可以存储在寄存器和/或存储器中的其他电子数据。处理设备2402可以包括一个或多个数字信号处理器(DSP)、专用IC(ASIC)、中央处理单元(CPU)、图形处理单元(GPU)、加密处理器(在硬件内执行加密算法的专用处理器)、服务器处理器或任何其他合适的处理设备。计算设备2400可以包括存储器2404，其自身可以包括一个或多个存储器设备，例如易失性存储器(例如，DRAM)、非易失性存储器(例如，只读存储器(ROM))、闪存、固态存储器和/或硬盘驱动器。在一些实施例中，存储器2404可以包括与处理设备2402共享管芯的存储器。该存储器可以用作高速缓冲存储器并且可以包括例如eDRAM或自旋转移矩磁随机存取存储器(STT-MRAM)。
在一些实施例中，计算设备2400可以包括通信芯片2412(例如，一个或多个通信芯片)。例如，通信芯片2412可以被配置为管理用于向和从计算设备2400传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关设备不包含任何导线，尽管在一些实施例中它们可以不包含。
通信芯片2412可以实施多个无线标准或协议中的任意一个，包括但不限于，包括Wi-Fi(IEEE 802.11系列)、IEEE 802.16标准(例如，IEEE 802.16-2005修正)的电气和电子工程师协会(IEEE)标准，长期演进(LTE)项目以及任何修正、更新和/或修订(例如高级LTE项目，超移动宽带(UMB)项目(也称为“3GPP2”)等)。兼容IEEE 802.16的宽带无线接入(BWA)网络通常称为WiMAX网络，该缩写词代表“微波接入全球互操作性”，它是通过IEEE 802.16标准的一致性和互操作性测试的产品的认证标志。通信芯片2412可以根据全球移动通信系统(GSM)、通用分组无线电服务(GPRS)、通用移动电信系统(UMTS)、高速分组接入(HSPA)、演进的HSPA(E-HSPA)或LTE网络进行操作。通信芯片2412可以根据GSM演进增强数据(EDGE)、GSM EDGE无线接入网络(GERAN)、通用陆地无线接入网络(UTRAN)或演进的UTRAN(E-UTRAN)进行操作。通信芯片2412可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、演进数据优化(EV-DO)及其派生物以及被指定为3G、4G、5G及之后的任何其他无线协议进行操作。在其他实施例中，通信芯片2412可以根据其他无线协议进行操作。计算设备2400可以包括天线2422，以促进无线通信和/或接收其他无线通信(诸如AM或FM无线电传输)。
在一些实施例中，通信芯片2412可以管理诸如电、光或任何其他合适的通信协议(例如，以太网)的有线通信。如上所述，通信芯片2412可以包括多个通信芯片。例如，第一通信芯片2412可以专用于近距离无线通信，例如Wi-Fi和蓝牙，第二通信芯片2412可以专用于远距离无线通信，例如全球定位系统(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。在一些实施例中，第一通信芯片2412可以专用于无线通信，第二通信芯片2412可以专用于有线通信。
在各种实施例中，具有本文所述的至少一个具有双厚度栅极电介质的FET的IC结构对于在上述一个或多个通信芯片2412内使用是特别有利的。例如，具有至少一个具有双厚度栅极电介质的FET的这种IC结构可以用于实现功率放大器、低噪声放大器、滤波器(包括滤波器的阵列和滤波器组)、开关、上变频器、下变频器和双工器中的一个或多个，例如作为实现RF发射机、RF接收机或RF收发机的一部分。
计算设备2400可以包括电池/电源电路2414。电池/电源电路2414可以包括一个或多个能量存储设备(例如，电池或电容器)和/或用于将计算设备2400的部件耦合到与计算设备2400分开的能量源(例如AC线路电源)的电路。
计算设备2400可以包括显示设备2406(或相应的接口电路，如上所述)。显示设备2406可以包括任何视觉指示器，例如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器或平板显示器。
计算设备2400可以包括音频输出设备2408(或相应的接口电路，如上所述)。音频输出设备2408可以包括生成可听指示符的任何设备，例如扬声器、耳机或耳塞。
计算设备2400可以包括音频输入设备2418(或相应的接口电路，如上所述)。音频输入设备2418可以包括生成代表声音的信号的任何设备，诸如麦克风、麦克风阵列或数字乐器(例如，具有乐器数字接口(MIDI)输出的乐器)。
计算设备2400可以包括GPS设备2416(或相应的接口电路，如上所述)。GPS设备2416可以与基于卫星的系统通信，并且可以接收计算设备2400的位置，如本领域中已知的。
计算设备2400可以包括其他输出设备2410(或相应的接口电路，如上所述)。其他输出设备2410的示例可以包括音频编解码器、视频编解码器、打印机、用于向其他设备提供信息的有线或无线发射机或者另外的存储设备。
计算设备2400可以包括其他输入设备2420(或相应的接口电路，如上所述)。其他输入设备2420的实施例可以包括加速度计、陀螺仪、指南针、图像捕获设备、键盘、诸如鼠标、触控笔、触摸板之类的光标控制设备、条形码读取器、快速响应(QR)码读取器、任何传感器或射频识别(RFID)读取器。
计算设备2400可以具有任何所需的形状因数，例如手持式或移动计算设备(例如，蜂窝电话、智能电话、移动互联网设备、音乐播放器、平板电脑、笔记本电脑、上网本电脑、超级本电脑、个人数字助理(PDA)、超移动个人计算机等)、台式计算设备、服务器或其他联网计算部件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数码相机、数字录像机或可穿戴计算设备。在一些实施例中，计算设备2400可以是处理数据的任何其他电子设备。
图15是可以包括具有一个或多个IC结构的一个或多个部件的示例RF设备2500的框图，该一个或多个IC结构具有至少一个根据本文公开的任何实施例的具有双厚度栅极电介质的FET。例如，RF设备2500的任何合适的部件可以包括管芯(例如，参考图11描述的管芯2002或者实现图1-9的IC结构或晶体管装置的任何实施例的管芯)，该管芯包括根据本文公开的任何实施例的具有双厚度栅极电介质的至少一个FET。RF设备2500的任何部件可以包括IC器件(例如，包括图1-9的IC结构或晶体管装置的任何实施例的IC器件)和/或如参考图12所描述的IC封装2200。RF设备2500的任何部件可以包括如参考图13所描述的IC器件组件2300。在一些实施例中，RF设备2500可以包括在如参考图14所描述的计算设备2400的任何部件内，或者可以耦合到计算设备2400的任何部件，例如耦合到计算设备2400的存储器2404和/或处理设备2402。在其他实施例中，RF设备2500还可以包括参考图14描述的任何部件，例如但不限于电池/电源电路2414、存储器2404和如图14所示的各种输入和输出设备。
通常，RF设备2500可以是任何设备或系统，其可以支持在大约3千赫(kHz)到300千兆赫(GHz)的RF范围内的电磁波形式的信号的无线传输和/或接收。在一些实施例中，RF设备2500可以用于无线通信，例如，在诸如GSM、WCDMA或LTE的任何合适的蜂窝无线通信技术的BS或UE设备中。在另一个示例中，RF设备2500可以用作或用于例如毫米波无线技术的BS或UE设备，诸如第五代(5G)无线(即，高频/短波长频谱，例如，具有在大约20和60GHz之间的范围内的频率，对应于在大约5和15毫米之间的范围内的波长)。在又一示例中，RF设备2500可用于使用WiFi技术的无线通信(例如，2.4GHz的频带，对应于约12cm的波长，或5.8GHz的频带，对应于约5cm的波长的频谱)，例如，在诸如台式机、膝上型电脑、视频游戏机、智能电话、平板电脑、智能TV、数字音频播放器、汽车、打印机等的支持WiFi的设备中。在一些实施方式中，支持WiFi的设备可以是例如被配置为与例如智能传感器的其他节点进行数据通信的智能系统中的节点。在另一个示例中，RF设备2500可以用于使用蓝牙技术(例如，从大约2.4到大约2.485GHz的频带，对应于大约12cm的波长)的无线通信。在其它实施例中，RF设备2500可以用于传送和/或接收RF信号以用于除了通信之外的目的，例如，在汽车雷达系统中，或者在诸如磁共振成像(MRI)的医疗应用中。
在各种实施例中，RF设备2500可以被包括在蜂窝网络中可以使用的频率分配的FDD或时域双工(TDD)变体中。在FDD系统中，上行链路(即，从UE设备传送到BS的RF信号)和下行链路(即，从BS传送到US设备的RF信号)可以同时使用单独的频带。在TDD系统中，上行链路和下行链路可以在不同的时间使用相同的频率。
图15中将多个部件示出为包括在RF设备2500中，但是按照应用所适合的，可以省略或重复这些部件中的任何一个或多个。例如，在一些实施例中，RF设备2500可以是支持RF信号的无线传输和接收的RF设备(例如，RF收发机)，在这种情况下，其可以包括本文中称为传送(TX)路径的部件和本文中称为接收(RX)路径的部件。然而，在其他实施例中，RF设备2500可以是仅支持无线接收的RF设备(例如，RF接收机)，在这种情况下，其可以包括RX路径的部件，但不包括TX路径的部件；或者RF设备2500可以是仅支持无线传输的RF设备(例如，RF发射机)，在这种情况下，其可以包括TX路径的部件，但不包括RX路径的部件。
在一些实施例中，包括在RF设备2500中的一些或所有部件可以附接到一个或多个母板。在一些实施例中，在单个管芯上，例如，在单个SoC管芯上制造这些部件中的一些或全部。
另外，在各种实施例中，RF设备2500可以不包括图15中所示的一个或多个部件，但是RF设备2500可以包括用于耦合到一个或多个部件的接口电路。例如，RF设备2500可以不包括天线2502，但是可以包括可以将天线2502耦合到的天线接口电路(例如，匹配电路、连接器和驱动器电路)。在另一组示例中，RF设备2500可以不包括数字处理单元2508或本地振荡器2506，但是可以包括可以将数字处理单元2508或本地振荡器2506耦合到的设备接口电路(例如，连接器和支持电路)。
如图15所示，RF设备2500可以包括天线2502、双工器2504、本地振荡器2506、数字处理单元2508。同样如图15所示，RF设备2500可以包括RX路径，RX路径可以包括RX路径放大器2512、RX路径预混频滤波器2514、RX路径混频器2516、RX路径后置混频滤波器2518和模数转换器(ADC)2520。如图15中进一步所示，RF设备2500可以包括TX路径，TX路径可以包括TX路径放大器2522、TX路径后置混频滤波器2524、TX路径混频器2526、TX路径预混频滤波器2528、以及数模转换器(DAC)2530。更进一步地，RF设备2500还可以包括阻抗调谐器2532和RF开关2534。在各种实施例中，RF设备2500可以包括图15中所示的任何部件的多个实例。可以考虑将RX路径放大器2512、TX路径放大器2522、双工器2504和RF开关2534用于形成RF设备2500的RF FE或是其一部分。可以考虑将RX路径混频器2516和TX路径混频器2526(可能具有图15中所示的它们的关联的预混频滤波器和后置混频滤波器)用于形成RF设备2500的RF收发机(或者如果RF设备2500中仅分别包括RX路径或TX路径部件，则是RF接收机或RF发射机)或者是其一部分。
天线2502可被配置为根据任何无线标准或协议，例如Wi-Fi、LTE或GSM，以及被指定为3G、4G、5G及之后的任何其他无线协议，来无线地传送和/或接收RF信号。如果RF设备2500是FDD收发机，则天线2502可被配置用于在分开的、即非重叠且非连续的频带中，例如在彼此具有例如20MHz的间隔的频带中，同时接收和传送通信信号。如果RF设备2500是TDD收发机，则天线2502可被配置用于对于TX和RX路径可能相同或重叠的频带中顺序地接收和传送通信信号。在一些实施例中，RF设备2500可以是多频带RF设备，在这种情况下，天线2502可被配置用于同时在分开的频带中接收具有多个RF分量的信号和/或被配置用于同时在分开的频带中传送具有多个RF分量的信号。在这样的实施例中，天线2502可以是单个宽带天线或多个频带专用天线(即，各自被配置为在特定频带中接收和/或传送信号的多个天线)。在各种实施例中，天线2502可以包括多个天线元件，例如形成相控阵天线(即，可使用多个天线元件和相移来传送和接收RF信号的通信系统或天线阵列)的多个天线元件。与单天线系统相比，相控阵天线可以提供诸如增加的增益、定向操纵的能力和同时通信的优点。在一些实施例中，RF设备2500可以包括多于一个天线2502以实现天线分集。在一些这样的实施例中，RF开关2534可以被部署为在不同天线之间切换。
天线2502的输出可耦合到双工器2504的输入。双工器2504可以是被配置用于对多个信号进行滤波以允许在双工器2504与天线2502之间的单个路径上的双向通信的任何合适的部件。双工器2504可以被配置用于向RF设备2500的RX路径提供RX信号，以及从RF设备2500的TX路径接收TX信号。
RF设备2500可以包括一个或多个本地振荡器2506，其被配置为提供本地振荡器信号，该本地振荡器信号可以用于对由天线2502接收到的RF信号进行下变频和/或对要由天线2502传送的信号进行上变频。
RF设备2500可以包括数字处理单元2508，其可以包括一个或多个处理设备。在一些实施例中，数字处理单元2508可以被实现为图14中所示的处理器件2402，在上面提供了对其的描述(当被用作数字处理单元2508时，处理器件2402可以但不必须实现如本文所述的任何IC结构和/或电子器件，例如，具有根据本文公开的任何实施例的具有双厚度栅极电介质的至少一个FET的任何IC结构和/或电子器件)。数字处理单元2508可被配置为执行与RX和/或TX信号的数字处理相关的各种功能。这种功能的示例包括但不限于抽取/下采样、纠错、数字下变频或上变频、DC偏移消除、自动增益控制等。尽管在图15中未示出，但是在一些实施例中，RF设备2500还可以包括存储器设备，例如，如参考图14所描述的存储器设备2404，其被配置为与数字处理单元2508协作。当在RF设备2500中使用或与之耦合时，存储器设备2404可以但不必须实现本文所述的任何IC结构，例如，根据本文公开的任何实施例的具有至少一个具有双厚度栅极电介质的FET的IC结构。
转到可以包括在RF设备2500中的RX路径的细节，RX路径放大器2512可以包括LNA。RX路径放大器2512的输入可以例如经由双工器2504耦合到天线2502的天线端口(未示出)。RX路径放大器2512可以放大由天线2502接收的RF信号。
RX路径放大器2512的输出可以耦合到RX路径预混频滤波器2514的输入，该RX路径预混频滤波器可以是例如谐波或带通滤波器，其被配置为对已由RX路径放大器2512放大的所接收RF信号进行滤波。
RX路径预混频滤波器2514的输出可耦合到RX路径混频器2516(也称为下变频器)的输入。RX路径混频器2516可以包括两个输入和一个输出。第一输入可以被配置为接收RX信号，该RX信号可以是电流信号，指示由天线2502接收的信号(例如，第一输入可以接收RX路径预混频滤波器2514的输出)。第二输入可以被配置为从本地振荡器2506之一接收本地振荡器信号。RX路径混频器2516然后可将在其两个输入处接收到的信号混频以生成经下变频的RX信号，在RX路径混频器2516的输出处提供该经下变频的RX信号。如本文所使用的，下变频是指将所接收RF信号与本地振荡器信号混频以产生较低频率的信号的过程。特别地，下变频器2516可被配置为当在两个输入端口处提供两个输入频率时在输出端口处生成和频和/或差频。在一些实施例中，RF设备2500可以实现直接转换接收机(DCR)，也称为零差、同步或零IF接收机，在这种情况下，RX路径混频器2516可以被配置为使用频率与无线电信号的载波频率相同或非常接近的本地振荡器信号来解调输入的无线电信号。在其它实施例中，RF设备2500可以利用下变频到中频(IF)。IF可以用在超外差无线电接收机中，其中在完成接收信号中的信息的最终检测之前，将接收的RF信号移位到IF。转换到IF可能由于若干原因而是有用的。例如，当使用多级滤波器时，它们都可以被设置为固定频率，这使得它们更容易构建和调谐。在一些实施例中，RX路径混频器2516可以包括若干这样的IF转换级。
尽管在图15的RX路径中示出了单个RX路径混频器2516，但是在一些实施例中，RX路径混频器2516可以实现为正交下变频器，在这种情况下它包括第一RX路径混频器和第二RX路径混频器。第一RX路径混频器可被配置用于执行下变频，以通过将天线2502接收到的RX信号与本地振荡器2506提供的本地振荡器信号的同相分量混频来生成同相(I)下变频RX信号。第二RX路径混频器可被配置用于执行下变频，以通过将天线2502接收到的RX信号与本地振荡器2506提供的本地振荡器信号的正交分量(该正交分量是与本地振荡器信号的同相分量相位偏移90度的分量)混频来生成正交(Q)下变频RX信号。可以将第一RX路径混频器的输出提供给I信号路径，并且可以将第二RX路径混频器的输出提供给Q信号路径，Q信号路径与I信号路径的相位差可以基本上为90度。
RX路径混频器2516的输出可以可选地耦合到RX路径后置混频滤波器2518，其可以是低通滤波器。在RX路径混频器2516是实现如上所述的第一和第二混频器的正交混频器的情况下，分别在第一和第二混频器的输出处提供的同相和正交分量可耦合到包括在滤波器2518中的相应的单独的第一和第二RX路径后置混频滤波器。
ADC 2520可以被配置为将来自RX路径混频器2516的混频RX信号从模拟域转换到数字域。ADC 2520可以是正交ADC，其类似于RX路径正交混频器2516，可以包括两个ADC，被配置为对在同相和正交分量中分离的下变频RX路径信号进行数字化。可以将ADC 2520的输出提供给数字处理单元2508，其被配置为执行与RX信号的数字处理相关的各种功能，使得可以提取编码在RX信号中的信息。
转到可以包括在RF设备2500中的TX路径的细节，可以从数字处理单元2508向DAC2530提供稍后要由天线2502传送的数字信号(TX信号)。类似于ADC 2520，DAC 2530可包括两个DAC，其被配置为分别将数字I路径TX信号分量和Q路径TX信号分量转换为模拟形式。
可选地，DAC 2530的输出可以耦合到TX路径预混频滤波器2528，其可以是低通滤波器(或在正交处理的情况下，一对滤波器)，其被配置为从DAC 2530输出的模拟TX信号中滤除期望频带之外的信号分量。然后，可以将数字TX信号提供给TX路径混频器2526，其也可以被称为上变频器。类似于RX路径混频器2516，TX路径混频器2526可以包括用于同相和正交分量混频的一对TX路径混频器。类似于可以包括在RX路径中的第一和第二RX路径混频器，TX路径混频器2526的每个TX路径混频器可以包括两个输入和一个输出。第一输入可接收TX信号分量，所述TX信号分量由相应DAC 2530转换为模拟形式，其将被上变频以产生待传送的RF信号。第一TX路径混频器可以通过将由DAC 2530转换为模拟形式的TX信号分量与从本地振荡器2506提供的TX路径本地振荡器信号的同相分量进行混频来生成同相(I)上变频信号(在各个实施例中，本地振荡器2506可以包括多个不同的本地振荡器，或者被配置为向RX路径中的混频器2516和TX路径中的混频器2526提供不同的本地振荡器频率)。第二TX路径混频器可通过将由DAC 2530转换为模拟形式的TX信号分量与TX路径本地振荡器信号的正交分量混频来生成正交相位(Q)上变频信号。可以将第二TX路径混频器的输出与所述第一TX路径混频器的输出相加，以产生实际RF信号。TX路径混频器中的每一个的第二输入可以耦合到本地振荡器2506。
可选地，RF设备2500可以包括TX路径后置混频滤波器2524，其被配置为对TX路径混频器2526的输出进行滤波。
TX路径放大器2522可以是PA，其被配置为在将经上变频的RF信号提供到天线2502以供传送之前对其进行放大。
在各种实施例中，可以将RX路径预混频滤波器2514、RX路径后置混频滤波器2518、TX后置混频滤波器2524和TX预混频滤波器2528中的任何一个实现为RF滤波器。在一些实施例中，每个这样的RF滤波器可以包括一个或多个，通常是多个，例如以梯形配置布置的谐振器(例如，薄膜体声谐振器(FBAR)、拉姆波谐振器和/或轮廓波谐振器)。RF滤波器的单个谐振器可以包括包封在底部电极和顶部电极之间的诸如氮化铝(AlN)的压电材料层，其中在每个电极的一部分周围提供空腔，以便允许压电材料的一部分在滤波器的操作期间振动。在一些实施例中，可以将RF滤波器实现为多个RF滤波器或滤波器组。滤波器组可以包括多个RF谐振器，这些RF谐振器可以耦合到开关，例如RF开关2534，该开关被配置为选择性地接通和断开多个RF谐振器中的任何一个(即，启动多个RF谐振器中的任何一个)，以实现滤波器组的期望滤波特性(即，以对滤波器组进行编程)。例如，当RF设备2500是BS或UE设备，或者包括在BS或UE设备中时，这样的滤波器组可以用于在不同的RF频率范围之间切换。在另一示例中，这样的滤波器组可以是可编程的，以抑制不同双工距离上的TX泄露。
阻抗调谐器2532可以包括任何合适的电路，其被配置为匹配不同RF电路的输入和输出阻抗，以将RF设备2500中的信号损耗最小化。例如，阻抗调谐器2532可以包括天线阻抗调谐器。能够调谐天线2502的阻抗可能是特别有利的，因为天线的阻抗是RF设备2500所处的环境的函数，例如，天线的阻抗根据例如天线是否被握在手中、放置在车顶上等而改变。
如上所述，RF开关2534可以用于在图15所示的任何一个部件的多个实例之间选择性地切换，以便实现RF设备2500的期望行为和特性。例如，在一些实施例中，RF开关可以用于在不同的天线2502之间切换。在其它实施例中，RF开关可以用于在RF设备2500中包括的任何滤波器的多个RF谐振器之间切换(例如，通过选择性地接通和断开RF谐振器)。
在各种实施例中，当在双工器2504、RX路径放大器2512、RX路径预混频滤波器2514、RX路径后置混频滤波器2518、TX路径放大器2522、TX路径预混频滤波器2528、TX路径后置混频滤波器2524、阻抗调谐器2532和/或RF开关2534中的任何一个中使用时，如本文所述的具有双厚度栅极电介质的FET可以是特别有利的。
RF设备2500提供了简化版本，并且在进一步的实施例中，可以包括图15中未具体示出的其他部件。例如，RF设备2500的RX路径可以包括RX路径混频器2516与ADC 2520之间的电流-电压放大器，其可以被配置为将下变频信号放大并转换为电压信号。在另一示例中，RF设备2500的RX路径可以包括用于生成平衡信号的平衡-不平衡变压器。在又一示例中，RF设备2500还可以包括时钟发生器，其可以例如包括适当的PLL，被配置为接收参考时钟信号并且使用该参考时钟信号来生成不同的时钟信号，该不同的时钟信号然后可以用于对ADC 2520、DAC 2530的操作进行定时，和/或其还可以由本地振荡器2506用于生成要在RX路径或TX路径中使用的本地振荡器信号。
选择示例
以下段落提供了本文所公开的实施例的各种示例。
示例1提供了一种晶体管装置，包括半导体(沟道)材料，设置在支撑结构(例如，衬底、管芯或芯片)的一部分上方；源极区和漏极区，设置在半导体材料中；以及栅极堆叠体，设置在半导体材料的在源极区与漏极区之间的部分上方，其中，该部分包括第一部分和第二部分。栅极堆叠体包括一种或多种栅电极材料；第一栅极电介质，设置在半导体材料的第一部分与一种或多种栅电极材料之间；以及第二栅极电介质，设置在半导体材料的第二部分与一种或多种栅电极材料之间，其中，第一栅极电介质的厚度不同于第二栅极电介质的厚度。
示例2提供根据示例1的晶体管装置，其中，半导体材料的第一部分比半导体材料的第二部分更靠近源极区，并且半导体材料的第二部分比半导体材料的第一部分更靠近漏极区。
示例3提供根据示例2的晶体管装置，其中，半导体材料的第二部分与漏极区之间的距离在大约10与1000纳米之间。
示例4提供根据示例2或3的晶体管装置，其中，第二栅极电介质(即，最靠近漏极区的栅极电介质)的厚度大于第一栅极电介质(即，最靠近源极区的栅极电介质)的厚度，例如，第二栅极电介质的厚度可以在第一栅极电介质的厚度的大约1.1倍和5倍之间(例如，大约2倍或大约3倍大)。
示例5提供根据示例4的晶体管装置，其中，第二栅极电介质(即，较厚的栅极电介质)的介电常数比第一栅极电介质(即，较薄的栅极电介质)的介电常数小至少3倍(atleast 3times smaller than…)。
示例6提供根据示例1-5中的任一项的晶体管装置，其中，半导体材料的第一部分包括第一类型的掺杂剂(例如，P型掺杂剂)，并且半导体材料的第二部分包括第二类型的掺杂剂(例如，N型掺杂剂)。在一些这样的示例中，半导体材料的在第二部分与漏极区之间的部分也可以包括第二类型的掺杂剂(例如，N型掺杂剂)。
示例7提供根据示例1-5中的任一项的晶体管装置，其中，半导体材料的第一部分和第二部分中的每一个包括第一类型的掺杂剂(例如，P型掺杂剂)，并且半导体材料的在第二部分和漏极区之间的部分包括第二类型的掺杂剂(例如，N型掺杂剂)。
示例8提供根据示例1-5中的任一项的晶体管装置，其中，半导体材料部分的第一部分包括第一类型的掺杂剂(例如，P型掺杂剂)，半导体材料的第二部分的最靠近第一部分的部分包括第一类型的掺杂剂(例如，P型掺杂剂)，并且半导体材料的第二部分的在半导体材料的第二部分的最靠近第一部分的部分与漏极区之间的部分(例如，半导体材料的第二部分的剩余部分)包括第二类型的掺杂剂(例如，N型掺杂剂)。
示例9提供根据示例1-5中的任一项的晶体管装置，其中，半导体材料的第一部分的最靠近源极区的部分包括第一类型的掺杂剂(例如，P型掺杂剂)，半导体材料的第一部分的在半导体材料的第一部分的最靠近源极区的部分与半导体材料的第二部分之间的部分(即，半导体材料的第一部分的剩余部分)包括第二类型的掺杂剂(例如，N型掺杂剂)，并且半导体材料的第二部分包括第二类型的掺杂剂(例如，N型掺杂剂)。在一些这样的示例中，半导体材料的在第二部分与漏极区之间的部分也可以包括第二类型的掺杂剂(例如，N型掺杂剂)。
示例10提供根据示例6-9中的任一项的晶体管装置，其中，第一类型的掺杂剂处于每立方厘米约1×1016和约1×1018个掺杂剂原子之间的掺杂剂浓度，和/或第二类型的掺杂剂处于每立方厘米约1×1016和约1×1018个掺杂剂原子之间的掺杂剂浓度。
示例11提供根据示例6-10中任一项的晶体管装置，其中，源极区和漏极区中的每一个包括第二类型的掺杂剂，并且源极区和漏极区中的每一个中的第二类型的掺杂剂的掺杂剂浓度为至少约每立方厘米1×1021个掺杂剂原子。
示例12提供根据前述示例中的任一项的晶体管装置，其中，第一栅极电介质上方的一种或多种栅电极材料包括功函数(WF)材料和栅电极材料，使得WF材料在栅电极材料与第一栅极电介质之间，并且第一栅极电介质上方的一种或多种栅电极材料包括与第二栅极电介质接触的栅电极材料。因此，在一些示例中，可在第一栅极电介质(例如，最靠近源极区的栅极电介质)上方而不在第二栅极电介质上方设置WF材料。在其它示例中，可在第一栅极电介质和第二栅极电介质上方设置相同或不同的WF材料。
示例13提供根据前述示例中的任一项的晶体管装置，其中，源极区和栅极堆叠体中的每一个电耦合到地电位，并且漏极区电耦合到输入/输出端口和要由晶体管装置保护的另一电路中的每一个。
示例14提供根据示例13的晶体管装置，其中，另一电路是接收机电路。
示例15提供了一种电子设备，包括输入/输出(I/O)端口；接收机电路，具有耦合到I/O端口的输入；以及静电放电保护(ESD)电路，耦合到I/O端口且耦合到接收机电路的输入，其中，ESD电路包括具有源极区、漏极区及栅极堆叠体的晶体管，源极区和栅极堆叠体中的每一个耦合到地电位，ESD电路通过使漏极区耦合到I/O端口且耦合到接收机电路的输入而耦合到I/O端口且耦合到接收机电路的输入，栅极堆叠体的第一部分包括第一栅极电介质，栅极堆叠体的第二部分包括第二栅极电介质，第一栅极电介质的厚度小于第二栅极电介质的厚度，且栅极堆叠体的第一部分比栅极堆叠体的第二部分更靠近源极区(且栅极堆叠体的第二部分比栅极堆叠体的第一部分更靠近漏极区)。
示例16提供根据示例15的电子设备，还包括耦合在地电位和I/O端口之间的二极管。
示例17提供根据示例16的电子设备，其中，电子设备还包括可控硅整流器(SCR)电路，漏极区通过耦合到SCR电路而耦合到I/O端口和接收机电路的输入，并且SCR电路耦合到I/O端口和接收机电路的输入。
示例18提供根据示例15至17中任一项的电子设备，其中，晶体管是延伸漏极晶体管。
在各种进一步示例中，根据示例15至18中任一项的电子设备的晶体管可以被实现为根据前述示例中任一项的晶体管装置(例如，根据示例1至14中任一项的晶体管装置)。
示例19提供一种形成晶体管装置的方法，该方法包括在支撑结构(例如，衬底、管芯或芯片)的一部分上方设置的半导体(沟道)材料中设置源极区和漏极区；以及在半导体材料的位于源极区与漏极区之间的部分上方设置栅极堆叠体，其中，该部分包括第一部分和第二部分，并且栅极堆叠体包括一种或多种栅电极材料，第一栅极电介质，设置在半导体材料的第一部分与一种或多种栅电极材料之间、以及第二栅极电介质，设置在半导体材料的第二部分与一种或多种栅电极材料之间，其中，第一栅极电介质的厚度不同于第二栅极电介质的厚度。
示例20提供根据示例19的方法，其中，半导体材料的第一部分比半导体材料的第二部分更靠近源极区，半导体材料的第二部分比半导体材料的第一部分更靠近漏极区，并且第二栅极电介质(即，最靠近漏极区的栅极电介质)的厚度大于第一栅极电介质的厚度。
示例21提供一种IC封装，包括IC管芯，IC管芯包括根据前述示例中的任一项的晶体管装置和/或电子设备中的一个或多个(例如，根据示例1-14中任一项的晶体管装置中的一个或多个和/或根据示例15-18中任一项的电子设备中的一个或多个)；以及耦合到IC管芯的另一部件。
示例22提供根据示例21的IC封装，其中，另一部件是封装衬底、柔性衬底或中介层中的一个。
示例23提供根据示例21或22的IC封装，其中，另一部件经由一个或多个第一级互连耦合到IC管芯。
示例24提供根据示例23的IC封装，其中，一个或多个第一级互连包括一个或多个焊料凸块、焊料柱或接合线。
示例25提供了一种计算设备，包括电路板；以及集成电路(IC)管芯，耦合到电路板，其中，IC管芯包括根据前述示例中任一项的晶体管装置和/或电子设备中的一个或多个(例如，根据示例1-14中任一项的晶体管装置中的一个或多个和/或根据示例15-18中任一项的电子设备中的一个或多个)，和/或被包括在根据前述示例中任一项的IC封装(例如，根据示例21-24中任一项的IC封装)中。
示例26提供根据示例25的计算设备，其中，计算设备是可穿戴计算设备(例如，智能手表)或手持计算设备(例如，移动电话)。
示例27提供根据示例25或26的计算设备，其中，计算设备是服务器处理器。
示例28提供根据示例25或26的计算设备，其中，计算设备是母板。
示例29提供根据示例25-28中任一项的计算设备，其中，计算设备还包括一个或多个通信芯片和天线。
以上对本公开内容的所示实施方式的描述(包括摘要中所描述的内容)并非旨在是详尽无遗的或将本公开内容限制于所公开的精确形式。虽然本文中出于说明性目的描述了本公开内容的特定实施方式和示例，但是如相关领域的技术人员将认识到的，在本公开内容的范围内可以进行各种等同修改。根据以上具体实施方式，可以对本公开内容进行这些修改。

Claims (20)

1.一种晶体管装置，包括：
半导体材料；
源极区和漏极区，在所述半导体材料中；以及
栅极堆叠体，在所述半导体材料的在所述源极区与所述漏极区之间的部分上方，其中，所述部分包括第一部分和第二部分，并且所述栅极堆叠体包括：
一种或多种栅电极材料，
第一栅极电介质，在所述半导体材料的第一部分与所述一种或多种栅电极材料之间，以及
第二栅极电介质，在所述半导体材料的第二部分与所述一种或多种栅电极材料之间，
其中，所述第一栅极电介质的厚度不同于所述第二栅极电介质的厚度。
2.根据权利要求1所述的晶体管装置，其中：
所述半导体材料的第一部分比所述半导体材料的第二部分更靠近所述源极区，并且
所述半导体材料的第二部分比所述半导体材料的第一部分更靠近所述漏极区。
3.根据权利要求2所述的晶体管装置，其中，所述半导体材料的第二部分与所述漏极区之间的距离在10与1000纳米之间。
4.根据权利要求2所述的晶体管装置，其中，所述第二栅极电介质的厚度大于所述第一栅极电介质的厚度。
5.根据权利要求4所述的晶体管装置，其中，所述第二栅极电介质的介电常数比第一栅极电介质的介电常数小至少3倍。
6.根据权利要求1-5中的任一项所述的晶体管装置，其中：
所述半导体材料的第一部分包括第一类型的掺杂剂，并且
所述半导体材料的第二部分包括第二类型的掺杂剂。
7.根据权利要求1-5中的任一项所述的晶体管装置，其中：
所述半导体材料的第一部分和第二部分中的每一个包括第一类型的掺杂剂，并且
所述半导体材料的在所述第二部分和所述漏极区之间的部分包括第二类型的掺杂剂。
8.根据权利要求1-5中的任一项所述的晶体管装置，其中：
所述半导体材料部分的第一部分包括第一类型的掺杂剂，
所述半导体材料的第二部分的最靠近所述第一部分的部分包括第一类型的掺杂剂，并且
所述半导体材料的第二部分的在所述半导体材料的第二部分的最靠近所述第一部分的所述部分与所述漏极区之间的部分包括第二类型的掺杂剂。
9.根据权利要求1-5中的任一项所述的晶体管装置，其中：
所述半导体材料的第一部分的最靠近所述源极区的部分包括第一类型的掺杂剂，
所述半导体材料的第一部分的在所述半导体材料的第一部分的最靠近所述源极区的部分与所述半导体材料的第二部分之间的部分包括第二类型的掺杂剂，并且
所述半导体材料的第二部分包括第二类型的掺杂剂。
10.根据权利要求9所述的晶体管装置，其中：
所述第一类型的掺杂剂处于每立方厘米1×1016和1×1018个掺杂剂原子之间的掺杂剂浓度，并且
所述第二类型的掺杂剂处于每立方厘米1×1016和1×1018个掺杂剂原子之间的掺杂剂浓度。
11.根据权利要求10所述的晶体管装置，其中：
所述源极区和所述漏极区中的每一个包括所述第二类型的掺杂剂，并且
所述源极区和所述漏极区中的每一个中的所述第二类型的掺杂剂的掺杂剂浓度为至少每立方厘米1×1021个掺杂剂原子。
12.根据权利要求1-5中的任一项所述的晶体管装置，其中：
所述第一栅极电介质上方的所述一种或多种栅电极材料包括功函数(WF)材料和栅电极材料，使得所述WF材料在所述栅电极材料与所述第一栅极电介质之间，并且
所述第一栅极电介质上方的所述一种或多种栅电极材料包括与所述第二栅极电介质接触的栅电极材料。
13.根据权利要求1-5中的任一项所述的晶体管装置，其中：
所述源极区和所述栅极堆叠体中的每一个耦合到地电位，并且
所述漏极区耦合到输入/输出端口和另一电路中的每一个。
14.根据权利要求13所述的晶体管装置，其中，所述另一电路是接收机电路。
15.一种电子设备，包括：
输入/输出(I/O)端口；
接收机电路，具有耦合到所述I/O端口的输入；以及
静电放电保护(ESD)电路，耦合到所述I/O端口且耦合到所述接收机电路的所述输入，
其中：
所述ESD电路包括具有源极区、漏极区以及栅极堆叠体的晶体管，
所述源极区和所述栅极堆叠体中的每一个耦合到地电位，
所述ESD电路通过使所述漏极区耦合到所述I/O端口且耦合到所述接收机电路的输入而耦合到所述I/O端口且耦合到所述接收机电路的输入，
所述栅极堆叠体的第一部分包括第一栅极电介质，
所述栅极堆叠体的第二部分包括第二栅极电介质，
所述第一栅极电介质的厚度小于所述第二栅极电介质的厚度，并且
所述栅极堆叠体的所述第一部分比所述栅极堆叠体的所述第二部分更靠近所述源极区。
16.根据权利要求15所述的电子设备，还包括耦合在地电位和所述I/O端口之间的二极管。
17.根据权利要求16所述的电子设备，其中：
所述电子设备还包括可控硅整流器(SCR)电路，
所述漏极区通过耦合到所述SCR电路而耦合到所述I/O端口和所述接收机电路的所述输入，并且所述SCR电路耦合到所述I/O端口和所述接收机电路的所述输入。
18.根据权利要求15-17中的任一项所述的电子设备，其中，所述晶体管是延伸漏极晶体管。
19.一种形成晶体管装置的方法，所述方法包括：
在半导体材料中设置源极区和漏极区；以及
在所述半导体材料的位于所述源极区与所述漏极区之间的部分上方设置栅极堆叠体，其中，所述部分包括第一部分和第二部分，并且所述栅极堆叠体包括：
一种或多种栅电极材料，
第一栅极电介质，在所述半导体材料的第一部分与所述一种或多种栅电极材料之间，以及
第二栅极电介质，在所述半导体材料的第二部分与所述一种或多种栅电极材料之间，
其中，所述第一栅极电介质的厚度不同于所述第二栅极电介质的厚度。
20.根据权利要求19所述的方法，其中：
所述半导体材料的第一部分比所述半导体材料的第二部分更靠近所述源极区，
所述半导体材料的第二部分比所述半导体材料的第一部分更靠近所述漏极区，并且
所述第二栅极电介质的厚度大于所述第一栅极电介质的厚度。
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