JP6425146B2 - 可変サイズのフィンを有するマルチゲートトランジスタ - Google Patents

可変サイズのフィンを有するマルチゲートトランジスタ Download PDF

Info

Publication number
JP6425146B2
JP6425146B2 JP2016567928A JP2016567928A JP6425146B2 JP 6425146 B2 JP6425146 B2 JP 6425146B2 JP 2016567928 A JP2016567928 A JP 2016567928A JP 2016567928 A JP2016567928 A JP 2016567928A JP 6425146 B2 JP6425146 B2 JP 6425146B2
Authority
JP
Japan
Prior art keywords
channel region
region
width
fin
height
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016567928A
Other languages
English (en)
Other versions
JP2017519358A (ja
Inventor
ニドヒ、ニドヒ
ジャン、チア−ホン
ダブリュー． オラク−バウ、ロマン
ダブリュー． オラク−バウ、ロマン
チャン、ス−ユ
エル． ディアス、ネヴィル
エル． ディアス、ネヴィル
エム． ハフェズ、ワリド
エム． ハフェズ、ワリド
ラマスワミー、ラフル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of JP2017519358A publication Critical patent/JP2017519358A/ja
Application granted granted Critical
Publication of JP6425146B2 publication Critical patent/JP6425146B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7856—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with an non-uniform gate, e.g. varying doping structure, shape or composition on different sides of the fin, or different gate insulator thickness or composition on opposing fin sides

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明の複数の実施形態は半導体デバイスの分野におけるものであり、特に、非プレーナ型トランジスタにおけるものである。
フィンＦＥＴは、半導体材料から成る薄い長尺形状部材（フィンと称される）の周囲を取り囲むように構築されるトランジスタである。当該トランジスタは、標準的な電界効果トランジスタ（ＦＥＴ）ノード／構成要素、例えば、ゲート、ゲート誘電体、ソース領域及びドレイン領域を含む。デバイスの導電性チャネルは、ゲート誘電体の下にフィンの外側に設けられる。具体的には、電流はフィンの両方の「側壁」に沿って、並びにフィンの上面に沿って流れる。導電性チャネルは実質的に、フィンの外側領域、平坦領域、つまり、３つの異なる領域に沿って設けられるので、このようなフィンＦＥＴは、一般的に「トライゲート」フィンＦＥＴと称される。他の複数のタイプのフィンＦＥＴが存在する（導電性チャネルが、主にフィンの両方の側壁に沿ってだけ設けられ、フィンの上面に沿っては設けられない「ダブルゲート」フィンＦＥＴ等）。
本発明の複数の実施形態の複数の特徴及び複数の利点が、添付の特許請求の範囲、１又は複数の例示的実施形態についての以下の詳細な説明、及び対応する複数の図から明らかになるであろう。
ディファレンシャルフィントランジスタの一実施形態の斜視図を含む。 図１Ａの実施形態の側面図を含む。 ディファレンシャルゲート酸化物を含む異なる実施形態を含む。 デュアルフィントランジスタの一実施形態の斜視図を含む。 デュアルフィントランジスタの別の実施形態の斜視図を含む。 本発明の一実施形態におけるフィンのパターニングされたエッチングを用いてディファレンシャルフィントランジスタを製造するプロセスを示す。 本発明の一実施形態におけるフィンのパターニングされたエッチングを用いてディファレンシャルフィントランジスタを製造するプロセスを示す。 本発明の一実施形態におけるフィンのパターニングされたエッチングを用いてディファレンシャルフィントランジスタを製造するプロセスを示す。 本発明の一実施形態におけるフィンのパターニングされたエッチングを用いてディファレンシャルフィントランジスタを製造するプロセスを示す。 本発明の一実施形態におけるフィンのパターニングされたエッチングを用いてディファレンシャルフィントランジスタを製造するプロセスを示す。 本発明の一実施形態における堆積技術を用いてデュアルフィントランジスタを製造するプロセスを示す。 本発明の一実施形態における堆積技術を用いてデュアルフィントランジスタを製造するプロセスを示す。 本発明の一実施形態における堆積技術を用いてデュアルフィントランジスタを製造するプロセスを示す。 本発明の一実施形態における堆積技術を用いてデュアルフィントランジスタを製造するプロセスを示す。 本発明の一実施形態における堆積技術を用いてデュアルフィントランジスタを製造するプロセスを示す。
ここで複数の図面を参照する。図中、同様の構造には、末尾に同様の参照指示符号が与えられ得る。様々な実施形態の構造をより明らかに示すべく、本明細書に含まれる複数の図面は、半導体／回路構造の複数の概略図である。従って、複数の例示されている実施形態の特許請求される複数の構造を依然として組み込んでいるが、製造される複数の集積回路構造の実際の外観は、例えば顕微鏡写真においては異なるように見える場合がある。更に、複数の図面は、複数の例示されている実施形態を理解するのに有用な複数の構造だけを示し得る。複数の図面の明確さを保持すべく、当技術分野において既知の、複数の追加的な構造が含まれない場合がある。例えば、必ずしも半導体デバイスの全ての層が示されているわけではない。「一実施形態」、「様々な実施形態」及び同様のものは、そのように説明される（複数の）実施形態が複数の特定の特徴、構造、又は特性を含み得るが、全ての実施形態が複数の特定の特徴、構造、及び特性を必ずしも含まないことを示す。いくつかの実施形態は、他の複数の実施形態について説明される複数の特徴のいくつか、又は全てを有し得るか、又はそれらのうちの１つも有しない場合がある。「第１の」、「第２の」、「第３の」及び同様のものは、共通の対象物を説明し、同様の複数の対象物の異なる複数の例が参照されていることを示す。そのような複数の形容詞は、そのように説明される複数の対象物が、時間的に、空間的に、序列において、又は任意の他のやり方においての何れかで、所与の順番でなければならないことを暗示するものではない。「接続される（ｃｏｎｎｅｃｔｅｄ）」は、複数の要素が互いに直接物理的に又は電気的に接触していることを示し得て、「連結される（ｃｏｕｐｌｅｄ）」は、複数の要素が互いに協働又は相互作用するが、それらは直接物理的に又は電気的に接触しても、又はしなくてもよいことを示し得る。
いくつかのシステムオンチップ（ＳｏＣ）プロセス技術が、積極的にスケーリングされたゲート長（Ｌｇ）をもつフィンＦＥＴアーキテクチャを用い、性能及び領域スケーリングを提供する。この横方向スケーリングの１つの悪影響（すなわち、Ｌｇの短縮）は、両方がＳｏＣに含まれ、ゆえに成功したＳｏＣプロセスのために重要である、低電流リーク及び高電圧デバイスに対するサポートは、最小設計規則（すなわち、名目上サイズの）低電圧トランジスタ（例えば、論理トランジスタ）と比較してこれらの低リーク／高電圧トランジスタの拡散トランジスタアーキテクチャに起因して難しくなるということである。言い換えれば、トライゲートアーキテクチャは、低電圧、高速、論理デバイスにおけるサブスレッショルド特性及び短チャンネル効果に顕著な改善を提供してきたが、短チャンネル効果におけるその改善は、動作電圧における大きいゲートオーバードライブに起因する高電圧デバイスの性能は改善してこなかった。また、ゲート長Ｌｇが積極的にスケーリングされるので、サブスレッショルド特性を維持するために、フィン寸法の更なるスケーリングが重要であるが、これらのスケーリングされたフィン寸法は、劣化したチャネル抵抗を示し、高電圧性能に悪い影響を及ぼす。高電圧応力条件下での性能低下は、フィンスケーリングと共に急速に増加することも観察されてきた。
すなわち、複数のＳｏＣアーキテクチャは、大きいリーク及び性能範囲及び動作電圧の広い範囲を要求し、単一のＳｏＣ内に低電圧及び高電圧デバイスの両方を収容する。ＳｏＣ上の複数の低電圧、高速論理デバイスは、フィン寸法のスケーリング（例えば、より薄いフィン幅及びより短いフィン高さ）を必要とし、複数のスケーリングされたゲート長トランジスタに対する短チャンネル効果を向上させる。しかしながら、改善されたスレショルド電圧の影響は、高ゲートオーバードライブ装置において最小なので、同一のＳｏＣ上の複数の高電圧トランジスタは、フィンスケーリング（例えば、より薄いフィン幅）をもつ高電圧性能の劣化に悩まされている。
本明細書で説明されている複数の実施形態は、単一のＳｏＣの中に低電圧スイッチングデバイス（例えば、低電圧論理トランジスタ）及び高電圧スイッチングデバイス（例えば、入力／出力（Ｉ／Ｏトランジスタ））の両方を収容することの課題に対応する。
１つの実施形態は、ディファレンシャルフィン幅及び高さをもつ（すなわち、フィン幅及びフィン高さを変化させる）デバイス構造体を含み、デバイス構造体は、スケーリングされたフィン寸法を利用し、デバイスに対する例外的なサブスレッショルド特性をサポートし、同時に、両方とも高電圧デバイスに対して所望の特性である、より良い信頼性とより低いゲート誘導ドレインリーク（ＧＩＤＬ）とを有する。デバイス構造体を形成するためのプロセスフローは、従来の複数のトライゲート形成処理と互換性がある。具体的に、１つの実施形態は、チャネルのソース側において狭いフィン幅（短チャンネル効果を向上させる）と、同一のチャネルのドレイン側においてより広いフィン幅（ドレイン領域におけるゲート電界を減少させ、それによって、ＧＩＤＬを減少させ、ホット応力条件下でキャリア効果を向上させ、より低い鉛直電場に起因するデバイス破壊を向上させる）とを有する。このような複数のデバイス内で、フィンの一部は、その同一のフィンの別の部分と幅が異なるので、そのような複数の実施形態が、本明細書で「ディファレンシャルフィン」デバイスと称されることがある。フィン幅におけるこの差は、チャネルが、幅変化を有するフィン部分を含む、デバイスのチャネル内で生じ得る。すぐ上で説明されたように、より広い部分は、ドレインにより近くなり得る。
別の実施形態は、ＳｏＣ上でディファレンシャルフィン寸法（すなわち、異なる幅をもつフィン）を実現する制御された方法を含む。この方法は、ＳｏＣの回路が、幅が異なる複数のフィン（結果的に、幅が異なる複数のチャネル）を有する複数のトランジスタを含む一実施形態を生成し得る。例えば、一実施形態は、第２トランジスタのチャネルより広いチャネルを有する第１トランジスタを含み、ここで第１及び第２のトランジスタの両方は、ＳｏＣの回路の中にある。第１及び第２のトランジスタは、異なる幅を有する複数のチャネルを形成する異なるフィン幅（「デュアルフィン」）を有するので、これは、本明細書で「デュアルフィン」構造と称されることがある。
そのような複数の実施形態（例えば、デュアルフィン及びディファレンシャルフィンデバイス）は、従来の複数のデバイスに対して多数の利点を提供し、それらのうちの少なくともいくつかは、ここで扱われる。まず、より広いフィン幅は、高電圧デバイスの性能を著しく向上させ得る。例えば、フィンを１ｎｍ狭めることにより、一致するリークにおいてそのフィン内の駆動電流を１０％低下させることができる。このことは、より狭いフィンに対する劣化したチャネル抵抗に起因して引き起こされる。従って、ディファレンシャル及びデュアルフィン構造の複数の実施形態における厚膜化された複数のフィン部分は、従来の複数の高電圧デバイスアーキテクチャに対して顕著な性能の向上を獲得する。第２に、複数の高Ｖｃｃデバイスは、複数のホットキャリアに起因するイオン注入に通常悩まされており、このことは、ある期間にわたって性能低下（例えば、駆動劣化）をもたらす。この課題は、より狭いフィン幅と共に増大する。その後、イオン注入は、チャネルのドレイン側で主に生じ、ディファレンシャルフィンプロセスにおけるより広いフィン幅（チャネル及び／又はドレインにおいてより広いフィンをもつ）は、一致される性能に対する信頼性を改善する。第３に、複数のディファレンシャルフィン及びデュアルフィンプロセス（以下でより詳細に説明される）は、従来の複数のＣＭＯＳ製造処理と統合され／互換性がある。このような統合は、複数の低電圧、高速論理デバイスの性能及びサブスレッショルド特性に影響を与えること無く生じる（それによって、高速、低リークプロセスを有効にする）。第４に、複数のパターニングされた半導体成長／堆積プロセス（以下で扱われる）を用いて複数のディファレンシャルフィンを形成することは、トランジスタチャネル内で異なる半導体材料を用いるための柔軟性を提供する。例えば、トランジスタは、フィンは基板と同一の材料（例えば、Ｓｉ）から形成されるので、広げられたチャネル領域を含み得るが、トランジスタは、第２の材料（例えば、４属又は３−５属元素）をフィン上でエピタキシャルに成長させることに起因して、次に（例えば、チャネル領域において）厚膜化される。第５に、パターニングされた半導体成長は、ゲート誘電体堆積により置換され得、同一のチャネル内で異なるゲート誘電体厚みを実現する方法を提供する。換言すれば、チャネルは、ドレインと隣接するゲート誘電体の一部より薄いゲート誘電体をもつソースと隣接する部分を有してよい。より厚い誘電体は、複数のより良い破壊及び信頼性特性を提供し、一方でソースに隣接するより薄い誘電体を有することはより良い複数の短チャンネル効果を提供する。
様々な実施形態のより詳細な説明が、ここで続く。
図１Ａは、ディファレンシャルフィントランジスタ１００の一実施形態の斜視図を含む。図１Ｂは、図１Ａの実施形態の側面図を含む。非プレーナ型トランジスタは、フィン１０５を備え、フィンは、ソース領域幅１４０とソース領域高さ１３５とを有するソース領域１１０と、チャネル領域幅１２６とチャネル領域高さ１２７とを有するチャネル領域１１５と、ドレイン幅１２５とドレイン高さ１３０とを有するドレイン領域１２０と、チャネル領域１１５の側壁上に形成されるゲート誘電体１７０とを含む。スペーサ誘電体１６１が、コンタクト１５５、１６０、１６５を分離する。ゲート誘電体１７０が、図１Ｂで示されているが、明確になるように、図１Ａでは示されていない。チャネル領域幅１２６は、ソース領域幅１４０より広い。チャネル領域高さ１２７は、ソース領域高さ１３５より高い。例えば、一実施形態において、高さ１３５は、４０‐１５０ｎｍの間（例えば、５０、７０、９０、１１０、１３０ｎｍ）であり、高さ１２７は、高さ１３５より更に１−１０ｎｍ（例えば、３、６、９ｎｍ）高く、幅１４０は、４−１５ｎｍの間（例えば、６、８、１０、１２、１４ｎｍ）であり、幅１２６は、幅１４０より更に０．５‐２ｎｍ（例えば、．７、．９、１．１、１．３、１．５、１．７、１．９ｎｍ）広い。
図１Ａで示されたように、ドレイン領域幅１２５は、チャネル領域幅１２６と同一であり、ドレイン領域高さ１３０は、チャネル領域高さ１２７と同一であるので、ドレイン領域幅１２５は、ソース領域幅１４０より広く、ドレイン領域高さ１３０は、ソース領域高さ１３５より高い。しかしながら、他の複数の実施形態において、その限りではなく、ドレイン領域幅１２５は、ソース領域幅１４０より広く、チャネル領域幅１２６とは異なり得る（すなわち、より厚い、又はより薄い）。他の複数の実施形態において、ドレイン領域高さ１３０は、ソース領域高さ１３５より高いが、チャネル領域高さ１２７とは異なり得る（すなわち、より短い又はより高い）。
一実施形態は、更なるチャネル領域幅１２８及び更なるチャネル領域高さ１２９を有し、チャネル領域幅１２６は、更なるチャネル領域幅１２８より広い。更に、チャネル領域高さ１２７は、更なるチャネル領域高さ１２９より高い。換言すれば、図１Ａの実施形態において、チャネル内で幅及び高さのディファレンシャル又は変化が存在するが（位置１４１を参照）、他の複数の実施形態において、全体のチャネルは、主に均一の幅及び高さである（その均一の幅及び高さは、ソース幅１４０及びドレイン幅１２５並びに／又はソース高さ１３５及びドレイン高さ１３０の何れか一方又は両方より広く、より高くなり得る）。図１Ａの実施形態において、より薄いチャネル領域は、より広いチャネル領域とソース領域との間に配置される。変化１４１がチャネル内で生じる場所は、異なる複数の実施形態間で変化し得る。例えば、いくつかの実施形態において、変化はチャネルの中程、又はソースの近く、又はドレインの近くで生じる。
いくつかの実施形態において、１より多くの変化が存在し得る。例えば、図１Ａは、位置１４１における単一フィン変化を示すが、他の複数の実施形態は、２又は２より多い変化を含み得る。例えば、一実施形態は、ソースに隣接する薄いチャネル部と、ソースとドレインとから等距離であるより厚いチャネル部と、ドレインに隣接するより厚いチャネル部とを含む。変化は、シャープであり得、これによりチャネルのより厚い部分は、チャネルのより薄い部分の側壁に一般的に直交する面を含む。しかしながら、他の複数の実施形態において、チャネルの厚みをドレインに向かって及びソースから離れてよりゆっくり増大させる段階的な変化が存在し得る。
一実施形態において、チャネル領域は、第１及び第２の材料を含み、広げられたチャネル領域幅は、第２の材料が第１の材料上に形成されるチャネル領域の一部に配置される。例えば、図１Ａにおいて、ソースの近くで、チャネル領域は、ソースを含むフィンと同一の薄さのフィンを含む。フィンは、例えばシリコン（Ｓｉ）を含み得る。ドレインに隣接するチャネルのより厚い部分は、元のフィン上に形成されるエピタキシャル（ＥＰＩ）材料を含み、それによって、ドレイン近くのチャネル部の厚みを増大させる。エピタキシャル層は、例えばＳｉＧｅのような４属又は３−５属元素を含み得る。このような実施形態において、バリア層及び同様のものがフィンとＥＰＩ層との間に存在し得る。しかしながら、他の複数の実施形態において、全体のチャネル部は、モノリシックであり、例えばＳｉを含み得る。しかしながら、このような実施形態において、より薄い部分がエッチングされ得、薄さを実現し得る。別の実施形態において、チャネル領域のより厚い部分は、元のフィンと同一の材料を含み得、材料の層（例えば、Ｓｉ）だけが、フィン上に形成され得る。
図１Ｃは、本発明の別の実施形態を含む。図１Ｃは、第１ゲート誘電体高さを有する第１誘電性部分１７０'と、第１の高さより大きい第２ゲート誘電体高さを有する第２誘電性部分１７０"を含む、ゲート誘電体を備える装置を示す。図１Ｃの側面図で示されていないが、誘電性部分１７０"は、チャネルを含むフィン部分の側壁上までの有効高さで誘電性部分１７０'より厚くもあり得る。従って図１Ｃの複数の実施形態は、均一のフィン高さ及び幅（すなわち、チャネル領域内でディファレンシャルフィンでない）を有するチャネルを含み得るが、チャネルは、ディファレンシャルゲート誘電体を有する。換言すれば、チャネルは、ドレインと隣接するゲート誘電体の一部より薄いゲート誘電体をもつソースと隣接する部分を有してよい。より厚い誘電体は、複数のより良い破壊及び信頼性特性を提供し、一方でソースに隣接するより薄い誘電体を有することは、より良い短チャンネル効果を提供する。
他の複数の実施形態は、チャネル領域におけるディファレンシャルフィン、並びにチャネル領域のためのディファレンシャルゲート誘電体の両方を含み得る。
一実施形態は、ＳｏＣ上でチャネル領域においてディファレンシャルフィンを有し、少なくとも２つの論理トランジスタを備えるデバイスを含む。従って、一実施形態は、図１Ａのディファレンシャルフィントランジスタ等の低電圧論理デバイス及び高電圧デバイスの両方を収容する単一のＳｏＣを含む。一実施形態において、少なくとも２つの論理トランジスタは、非プレーナ型トランジスタと同一直線上にある。従って、その実施形態により、単一の元のフィンが、次に加工されて２つの論理トランジスタ並びにディファレンシャルフィントランジスタを形成することを可能にする。３つのトランジスタは、同一直線上にあり、単一の長軸が、それぞれのトランジスタに対してソース、ドレイン、及びチャネルと交差する。一実施形態において、図１Ａの非プレーナ型トランジスタは、第１電圧源に連結され、少なくとも２つの論理トランジスタのうち１つは、第１電圧源より低い最大動作電圧を有する第２電圧源に連結される。一実施形態において、第１電圧源に連結されるデバイスは、入力／出力（Ｉ／Ｏ）ノードに連結される。このようなデバイスは、論理デバイスではない。
図２Ａは、デュアルフィントランジスタの一実施形態の斜視図を含む。ＳｏＣ２００は、第１フィンを備える第１非プレーナ型トランジスタ２０１を備え、第１フィンは、第１ソース領域幅２２５及び第１ソース領域高さ２３０を有する第１ソース領域２１０と、第１チャネル領域幅２２５及び第１チャネル領域高さ２３０を有する第１チャネル領域２１５と、第１ドレイン幅２２５及び第１ドレイン高さ２３０を有する第１ドレイン領域２２０と、第１チャネル領域の側壁上に形成される第１ゲート誘電体（不図示）を含む。第２非プレーナ型トランジスタ２０２は、第２フィンを備え、第２フィンは、第２ソース領域幅２４０及び第２ソース領域高さ２３５を有する第２ソース領域２１０'と、第２チャネル領域幅２４０及び第２チャネル領域高さ２３５を有する第２チャネル領域２１５'と、第２ドレイン幅２４０及び第２ドレイン高さ２３５を有する第２ドレイン領域２２０'と、第２チャネル領域２１５'の側壁上に形成される第２ゲート誘電体（不図示）とを含む。一実施形態において、第１チャネル領域幅２２５は第２チャネル領域幅２４０より広く、及び／又は第１チャネル領域高さ２３０は、第２チャネル領域高さ２３５より高い。従って、図２Ａは、デュアルフィンアーキテクチャ又は構成を開示している。
ＳｏＣ２００は、第１ソース領域２１０、第１チャネル領域２１５、及び第１ドレイン領域２２０に交差する長軸２７１を有する第１フィンと、第２ソース領域２１０'、第２チャネル領域２１５'、及び第２ドレイン領域２２０'に交差する同一の軸２７１を含む第２フィンを含む。従って、デバイス２０１及び２０２の複数のフィン部分は、互いに同一直線上にある。このことは、一実施形態において、デバイス２０１、２０２（及びそれらが形成されている複数のフィン部分）がどのように共通のモノリシックフィンから生じるかを反映する。
図２Ａの実施形態において、第１ソース領域幅２２５、第１チャネル領域幅２２５、及び第１ドレイン幅２２５は、全て一般的に互いに等しい。しかしながら、別の実施形態において（不図示）、第１チャネル領域２１５は、第１ソース領域２１０の幅より大きいチャネル領域幅を有する。一実施形態において、チャネル領域そのものは、ディファレンシャルフィンを有してよく、これにより、チャネル領域２１５は、変化する複数の幅を有する（例えば、チャネル領域２１５はドレイン２２０の近くでより厚く、ソース２１０の近くでより薄い）。
図２Ｂは、デュアルフィントランジスタの一実施形態の斜視図を含む。これは、図２Ａととても似ているが、デバイス２０２のフィンと同一の厚みであるデバイス２０１におけるフィンを有する。換言すれば、図２Ｂにおいて、幅２２５は、幅２４０に等しく、高さ２３０は、高さ２３５に等しい。しかしながら、ゲート酸化物２７０は、ゲート酸化物２７０'より厚く、及び／又はゲート酸化物２７０'より高い。
ディファレンシャルフィン又はデュアルフィンプロセスを実装する多くの方法が存在する。例えば、図３Ａ‐Ｅは、フィンのパターニングされたエッチングを用いてディファレンシャルフィントランジスタを製造するプロセスを示す。更に別の例として、図４Ａ‐Ｅは、堆積技術を用いてデュアルフィントランジスタを製造するプロセスを示す。他の可能な複数の技術が可能である。
図３Ａ‐Ｅに関して、これらの図は、底面反射防止コーティング（ＢＡＲＣ）プロセスを用いるディファレンシャルフィンパターニング技術を示す。ディファレンシャルフィンは、トランジスタのゲート領域内にパターニングされたエッチングを用いて形成される。
具体的に、図３Ａは、「ダミーゲート」が複数のスペーサ３６１の間、フィン３６３上に空間を残して除去されたトランジスタプロセスにおける工程を示す。フィン３６３が、基板３５０の上、層間誘電体（ＩＬＤ）３６２の下に配置される。図３Ｂは、フィン３６３上へとスピンされるＢＡＲＣ層を示す。斜めイオン注入３６４が次に実行され、ＢＡＲＣ層の部分３６５を硬化するが、ＢＡＲＣ層の部分３６６は硬化しない。ＢＡＲＣ層の一部だけが、ＩＬＤ３６２と複数のスペーサ３６１のうち１つにより提供される、イオン注入の斜めの性質と、遮蔽に起因して硬化される。図３Ｃは、硬化されないＢＡＲＣがＢＡＲＣ部分３６５だけを残して除去されたプロセスにおける点を示す。図３Ｄは、フィン３６３が領域３６７でエッチングされることを次に可能にし、これにより、チャネル／ゲートエリアのいくらか（例えば、５０％）がエッチングされ、チャネル／ゲートエリアの残りの部分は、エッチングされない。図３Ｅは、ＢＡＲＣ部分３６５の除去を示し、エッチングされるチャネル領域３６７と、エッチングされない別のチャネル領域３６８とをもたらす。従って、部分３６７は、次に更なるプロセス（例えば、従来のＣＭＯＳプロセス）を受け得るディファレンシャルフィントランジスタをもたらす部分３６８より薄く及び／又はより短い。
図４Ａ‐Ｅは、より広いフィン材料のエピタキシャル堆積によりディファレンシャルフィントランジスタを製造するためのプロセスフロー概要を提供する。これによりソース／ドレイン領域における異なる複数の半導体を用いることに対する柔軟性、半導体の代わりに誘電体を堆積し、同一のゲートにおけるディファレンシャルゲート誘電体をもたらすことが可能になる。
具体的に、図４Ａにおいて、フィン４６３が基板４５０上に提供される。図４Ｂにおいて材料（フィン４６３に含まれるのと同一の材料であってもよく、又はなくてもよい）が、フィン４６３上に形成される。材料４６９は、エピタキシャルに形成され得る。材料は、クラス４属又は３−５属元素、又は他の材料を含み得る。長さ４７０は、複数の設計目標に基づき決定され得る。例えば、長さ４７０は、ディファレンシャルフィントランジスタになるものの単に一部として用いられ得、ここでより広い及び／又はより高い材料部分４６９は、チャネルの副部を備えるために用いられる。長さ４７０は、ディファレンシャルフィントランジスタになるもののいくつか又は全てを備えるために用いられ得、ここでより広い及び／又はより高い材料部分４６９は、チャネルのいくつか又は全てを備えるために用いられる（ソース及び／又はドレインも部分４６９の何れかを含むかどうかに関わらず）。別の設計目標が、デュアルフィンシステムを形成するためであり得る。このような場合、長さ４７０は、高い又はより高い電圧デバイス（例えば、回路のＩ／Ｏ又はクロック部分に含まれるトランジスタ）のためのソース、チャネル、及びドレインを形成するのに十分長くされ得、部分４６７は、薄いフィンの従来の低い又はより低い電圧デバイス（例えば、論理トランジスタ）を形成するために用いられ得る。示されていないが、図４Ｂは部分４６７が材料４６９のすぐ隣にあることを必ずしも示すと解釈されるべきではない。例えば、デュアルフィンアーキテクチャにおいて、部分４６７は、依然としてプロセスにおけるより早い点で同一のフィンから発生する一方で、材料４６９から比較的長い距離にあり得る。
図４Ｃにおいて、複数のスペーサ４６１が、追加される。図４Ｃで提示されている場合において、複数のスペーサは、図１Ａで示されている実施形態等のディファレンシャルフィントランジスタを形成するよう配列される。図４Ｄにおいて、ゲートコンタクト４５５が形成され、図４Ｅにおいて、ソースコンタクト４６０及びドレインコンタクト４６５が形成される。
いくつかの完全に網羅されていない例を用いて上述されたように、トランジスタ内でディファレンシャルフィンを実現する様々な方法が存在する。まず、プロセスが、半導体フィンをエッチングする工程を含み得、ディファレンシャルフィンを形成するより薄い／より厚いフィン変化をもつ薄いフィン領域を形成する。第２に、プロセスが、厚いフィン領域における半導体の堆積を含み得、ディファレンシャルフィンを形成する。これにより、ソース／ドレイン領域において異なる複数の半導体を用いることが可能になる（例えば、フィンのチャネル部のいくつか又は全ての上の、ＳｉＧｅＥＰＩ層をもつ、Ｓｉ系ソース、ドレイン、及びチャネル）。第３に、プロセスが、誘電体の堆積を含み得、厚い誘電体領域を形成し、ディファレンシャルゲート誘電体を実現する（フィンは、均一の幅であり得るが、ゲート誘電体のうちのいくつかは、複数のソース／ドレインノードのうち１つの近くでより厚く、複数のソース／ドレインノードのうち別の１つの近くでより薄い。）第４に、ゲートにおけるフィン（例えば、Ｓｉフィン）のパターニングされた酸化が、フィンのうちのいくらかを消費し得、より薄いフィン部分を形成する。この酸化物は、その後除去され、ディファレンシャルフィンを製造する。
様々な実施形態が、半導体基板を含む。このような基板は、ウェーハの一部であるバルク半導体材料であり得る。一実施形態において、半導体基板は、ウェーハから個片化されたチップの一部としてのバルク半導体材料である。一実施形態において、半導体基板は、半導体オン・インシュレータ（ＳＯＩ）基板等の絶縁体上に形成される半導体材料である。一実施形態において、半導体基板は、バルク半導体材料上に延在するフィン等、よく知られた構造である。
以下の複数の例は、更なる複数の実施形態に関する。
例１は、フィンを有する非プレーナ型トランジスタを備え、フィンは、ソース領域幅及びソース領域高さを有するソース領域と、チャネル領域幅及びチャネル領域高さを有するチャネル領域と、ドレイン幅及びドレイン高さを有するドレイン領域と、チャネル領域の側壁上に形成されるゲート誘電体とを含み、（ａ）ソース領域幅より広いチャネル領域幅と、（ｂ）第１位置で第１ゲート誘電体厚さ及び第２位置で第２ゲート誘電体厚さを含むゲート誘電体とのうちの少なくとも１つを含み、第１位置及び第２位置は側壁上の有効高さに配置され、第１及び第２ゲート誘電体厚さは、互いに等しくない、装置を含む。
例２において、例１の主題は、装置は、ソース領域幅より広いチャネル領域幅を備えることを任意選択で含み得る。
例３において、例１‐２の主題は、チャネル領域高さは、ソース領域高さより高いことを任意選択で含み得る。
例４において、例１‐３の主題は、ドレイン領域幅は、ソース領域幅より広く、ドレイン領域高さは、ソース領域高さより高いことを任意選択で含み得る。
例５において、例１‐４の主題は、チャネル領域は、更なるチャネル領域幅及び更なるチャネル領域高さを有し、チャネル領域幅は、更なるチャネル領域幅より広いことを任意選択で含み得る。
例６において、例１−５の主題は、チャネル領域高さは、更なるチャネル領域高さより高いことを任意選択で含み得る。
例７において、例１‐６の主題は、チャネル領域幅は、第１位置に配置され、更なるチャネル領域幅は、第１位置とソース領域との間に位置付けられる第２位置に配置されることを任意選択で含み得る。
例８において、例１−７の主題は、チャネル領域は、第１及び第２の材料を含み、ここで、チャネル領域幅は、第２の材料が第１の材料上に形成されるチャネル領域の一部に配置されることを任意選択で含み得る。
例９において、例１−８の主題は、第１の材料を含み、第２の材料は、第１の材料上にエピタキシャルに形成される基板を備えることを任意選択で含み得る。
例１０において、例１−９の主題は、更なるチャネル領域幅は、第２の材料を含まないチャネル領域の更なる部分に配置されることを任意選択で含み得る。
例１１において、例１‐１０の主題は、装置は、第１位置で第１ゲート誘電体厚さと、第２位置で第２ゲート誘電体厚さとを含み、第１及び第２位置は側壁上の同一の高さであり、第１及び第２ゲート誘電体厚さは、互いに等しくない、ゲート誘電体を備えることを任意選択で含み得る。
例１２において、例１‐１１の主題は、少なくとも２つの論理トランジスタを備えるシステムオンチップ（ＳｏＣ）に任意選択で含まれ得る。
例１３において、例１‐１２の主題は、少なくとも２つの論理トランジスタは、非プレーナ型トランジスタと同一直線上にあることを任意選択で含み得る。
例１４において、例１−１３の主題は、非プレーナ型トランジスタは、第１電圧源に連結され、少なくとも２つの論理トランジスタのうち１つは、第１電圧源より低い最大動作電圧を有する第２電圧源に連結されることを任意選択で含み得る。
例１５において、例１−１４の主題は、非プレーナ型トランジスタは、入力／出力（Ｉ／Ｏ）ノードに連結されることを任意選択で含み得る。
例１６は、第１フィンを備える第１非プレーナ型トランジスタと、第２フィンを備える第２非プレーナ型トランジスタとを備え、第１フィンは、第１ソース領域幅及び第１ソース領域高さを有する第１ソース領域と、第１チャネル領域幅及び第１チャネル領域高さを有する第１チャネル領域と、第１ドレイン幅及び第１ドレイン高さを有する第１ドレイン領域と、第１チャネル領域の側壁上に形成される第１ゲート誘電体を含み、第２フィンは、第２ソース領域幅及び第２ソース領域高さを有する第２ソース領域と、第２チャネル領域幅及び第２チャネル領域高さを有する第２チャネル領域と、第２ドレイン幅及び第２ドレイン高さを有する第２ドレイン領域と、第２チャネル領域の側壁上に形成される第２ゲート誘電体を含み、（ａ）第２チャネル領域幅より広い第１チャネル領域幅と、（ｂ）第２ゲート誘電体より厚い第１ゲート誘電体とのうちの少なくとも１つを備えるシステムオンチップ（ＳｏＣ）を含む。
例１７において、例１６の主題は、ＳｏＣは、第２チャネル領域幅より広い第１チャネル領域幅と、第２チャネル領域高さより高い第１チャネル領域高さとを備えることを任意選択で含み得る。
例１８において、例１６−１７の主題は、（ａ）第１フィンは、第１ソース領域、第１チャネル領域、及び第１ドレイン領域に交差する第１長軸を含み、（ｂ）第２フィンは、第２ソース領域、第２チャネル領域、及び第２ドレイン領域に交差する第２長軸を含み、（ｃ）第１長軸は、第２長軸と同一直線上にあることを任意選択で含み得る。
例１９において、例１６−１８の主題は、第１及び第２フィンは、共通のモノリシックフィンから生じることを任意選択で含み得る。
例２０において、例１６−１９の主題は、第１ソース領域幅、第１チャネル領域幅、及び第１ドレイン幅は、全て一般的に互いに等しいことを任意選択で含み得る。
例２１において、例１６−２０の主題は、第１チャネル領域は、更なる第１チャネル領域幅を有し、第１チャネル領域幅は、更なる第１チャネル領域幅より広いことを任意選択で含み得る。
例２２は、基板上に第１の領域、第２の領域、及び第３の領域を有するフィンを形成する工程であって、第２の領域は、第１の領域と隣接する第１位置と、第３の領域と隣接する第２位置とを有する、工程と、（ａ）第１位置で第２の領域の一部を除去する工程と、（ｂ）第２位置でフィン上に材料を形成する工程とからなる群から選択される動作を実行する工程と、第１の領域にソース領域を、第２の領域にチャネル領域を、及び第３の領域にドレイン領域を形成する工程と、を備え、チャネル領域は、第１位置で第１チャネル領域幅と、フィン上の第２位置で第２チャネル幅を有し、第２チャネル幅は、第１チャネル幅より広い、方法を含む。
例２３において、例２２の主題は、第１位置で第２の領域の一部を除去する工程を任意選択で含み得る。
例２４において、例２１‐２３の主題は、第２位置でフィン上に材料を形成する工程を備えることを任意選択で含み得る。
本発明の複数の実施形態についての前述の説明は、例示及び説明を目的として提示されてきた。それは網羅的であることも、本発明を開示された複数の明確な形態に限定することも意図されていない。この説明及び以下の特許請求の範囲は、左、右、上部、底部、上、下、上方、下方、第１、第２、等の複数の用語を含み、これらは説明の目的だけに用いられるのであって、限定するものであると解釈されるべきではない。例えば、相対的な上下位置を指定する複数の用語は、基板のデバイス側（又は活性表面）又は集積回路がその基板の「上部」の表面である状況を指し、参照する標準の地球座標系において、基板の「上部」側が「底部」側より下の方にあっても、依然として「上部」という用語が意味する範囲に入り得るため、実際には基板は何れの方向をも取り得る。本明細書（特許請求の範囲においても含む）において用いられるように「上」という用語は、第２の層の「上」の第１の層が、第２の層の上に直接存在して第２の層と直接接触するということを、そのようなことが具体的に述べられない限りは示さず、第１の層と第１の層の上の第２の層との間には第３の層又は他の構造が存在し得る。本明細書で説明されたデバイス又は製品の複数の実施形態は、多数の配置及び方向で製造され、使用され、又は輸送され得る。当業者は、上述の教示を踏まえれば多くの変形形態及び変更形態が可能であることを理解できよう。当業者は、複数の図面において示された様々な構成要素に対する様々な等価な組み合わせ及び代替物を理解するであろう。ゆえに、本発明の範囲は、この詳細な説明によってではなく、むしろ本明細書に添付の特許請求の範囲によって限定されることが意図されている。

Claims (23)

  1. フィンを有する非プレーナ型トランジスタを備え、前記フィンは、ソース領域幅及びソース領域高さを有するソース領域と、チャネル領域幅及びチャネル領域高さを有するチャネル領域と、ドレイン領域幅及びドレイン領域高さを有するドレイン領域と、前記チャネル領域の側壁上に形成されるゲート誘電体とを含み、
    前記ソース領域幅より広い前記チャネル領域幅を含み、
    前記チャネル領域高さは、前記ソース領域高さより高い、
    装置。
  2. 前記ドレイン領域幅は、前記ソース領域幅より広く、前記ドレイン領域高さは、前記ソース領域高さより高い、請求項１に記載の装置。
  3. フィンを有する非プレーナ型トランジスタを備え、前記フィンは、ソース領域幅及びソース領域高さを有するソース領域と、チャネル領域幅及びチャネル領域高さを有するチャネル領域と、ドレイン領域幅及びドレイン領域高さを有するドレイン領域と、前記チャネル領域の側壁上に形成されるゲート誘電体とを含み、
    前記ソース領域幅より広い前記チャネル領域幅を含み、
    前記チャネル領域は、更なるチャネル領域幅及び更なるチャネル領域高さを有し、前記チャネル領域幅は、前記更なるチャネル領域幅より広い、
    装置。
  4. 前記チャネル領域高さは、前記更なるチャネル領域高さより高い、請求項３に記載の装置。
  5. 前記チャネル領域幅は、第１位置に配置され、前記更なるチャネル領域幅は、前記第１位置と前記ソース領域との間に位置付けられる第２位置に配置される、請求項３又は４に記載の装置。
  6. 前記チャネル領域は、第１及び第２の材料を含み、前記チャネル領域幅は、前記第２の材料が前記第１の材料上に形成される前記チャネル領域の一部に配置される、請求項３から５の何れか１項に記載の装置。
  7. 前記第１の材料を含み、前記第２の材料は、前記第１の材料上にエピタキシャルに形成される基板を備える、請求項６に記載の装置。
  8. 前記更なるチャネル領域幅は、前記第２の材料を含まない前記チャネル領域の更なる部分に配置される、請求項６に記載の装置。
  9. フィンを有する非プレーナ型トランジスタを備え、前記フィンは、ソース領域幅及びソース領域高さを有するソース領域と、チャネル領域幅及びチャネル領域高さを有するチャネル領域と、ドレイン領域幅及びドレイン領域高さを有するドレイン領域と、前記チャネル領域の側壁上に形成されるゲート誘電体とを含み、
    第１位置で第１ゲート誘電体厚さと、第２位置で第２ゲート誘電体厚さとを含み、前記第１及び第２位置は前記側壁上の同一の高さであり、前記第１及び第２ゲート誘電体厚さは、互いに等しくない、前記ゲート誘電体を備える、
    装置。
  10. 少なくとも２つの論理トランジスタを備えるシステムオンチップ（ＳｏＣ）に含まれる、請求項１から９のいずれか一項に記載の装置。
  11. 前記少なくとも２つの論理トランジスタは、前記非プレーナ型トランジスタと同一直線上にある、請求項１０に記載の装置。
  12. 前記非プレーナ型トランジスタは、第１電圧源に連結され、前記少なくとも２つの論理トランジスタのうち１つは、前記第１電圧源より低い最大動作電圧を有する第２電圧源に連結される、請求項１０又は１１に記載の装置。
  13. 前記非プレーナ型トランジスタは、入力／出力（Ｉ／Ｏ）ノードに連結される、請求項１０から１２の何れか１項に記載の装置。
  14. 第１フィンを備える第１非プレーナ型トランジスタと、第２フィンを備える第２非プレーナ型トランジスタとを備え、
    前記第１フィンは、第１ソース領域幅及び第１ソース領域高さを有する第１ソース領域と、第１チャネル領域幅及び第１チャネル領域高さを有する第１チャネル領域と、第１ドレイン幅及び第１ドレイン高さを有する第１ドレイン領域と、前記第１チャネル領域の側壁上に形成される第１ゲート誘電体を含み、
    前記第２フィンは、第２ソース領域幅及び第２ソース領域高さを有する第２ソース領域と、第２チャネル領域幅及び第２チャネル領域高さを有する第２チャネル領域と、第２ドレイン幅及び第２ドレイン高さを有する第２ドレイン領域と、前記第２チャネル領域の側壁上に形成される第２ゲート誘電体を含み、
    前記第２ゲート誘電体より厚い前記第１ゲート誘電体を備える、
    システムオンチップ（ＳｏＣ）。
  15. 前記第２チャネル領域幅より広い前記第１チャネル領域幅を備える、請求項１４に記載のＳｏＣ。
  16. 前記第２チャネル領域幅より広い前記第１チャネル領域幅と、前記第２チャネル領域高さより高い前記第１チャネル領域高さとを備える、請求項１４または１５に記載のＳｏＣ。
  17. （ａ）前記第１フィンは、前記第１ソース領域、第１チャネル領域、及び第１ドレイン領域に交差する第１長軸を含み、（ｂ）前記第２フィンは、前記第２ソース領域、第２チャネル領域、及び第２ドレイン領域に交差する第２長軸を含み、（ｃ）前記第１長軸は、前記第２長軸と同一直線上にある、請求項１６に記載のＳｏＣ。
  18. 前記第１及び第２フィンは、共通のモノリシックフィンから生じる、請求項１６又は１７に記載のＳｏＣ。
  19. 前記第１ソース領域幅、前記第１チャネル領域幅、及び前記第１ドレイン幅は、全て互いに等しい、請求項１６から１８の何れか１項に記載のＳｏＣ。
  20. 前記第１チャネル領域は、更なる第１チャネル領域幅を有し、前記第１チャネル領域幅は、前記更なる第１チャネル領域幅より広い、請求項１４から１９の何れか１項に記載のＳｏＣ。
  21. 基板上にフィンを形成する工程であって、前記フィンは、第１の領域、第２の領域、及び第３の領域を有し、前記第２の領域は、前記第１の領域と隣接する第１位置と、前記第３の領域と隣接する第２位置とを有する、工程と、
    （ａ）前記第１位置で前記第２の領域の一部を除去する工程と、（ｂ）前記第２位置で前記フィン上に材料を形成する工程とからなる群から選択される動作を実行する工程と、
    前記第１の領域にソース領域を、前記第２の領域にチャネル領域を、前記第３の領域にドレイン領域を形成する工程と
    を備え、
    前記チャネル領域は、前記第１位置で第１チャネル領域幅と、前記フィン上の第２位置で第２チャネル領域幅を有し、前記第２チャネル領域幅は、前記第１チャネル領域幅より広い、
    トランジスタの製造方法。
  22. 前記第１位置で前記第２の領域の前記一部を除去する工程を備える、請求項２１に記載のトランジスタの製造方法。
  23. 前記第２位置で前記フィン上に材料を形成する工程を備える、請求項２１に記載のトランジスタの製造方法。
JP2016567928A 2014-06-27 2014-06-27 可変サイズのフィンを有するマルチゲートトランジスタ Active JP6425146B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2014/044517 WO2015199712A1 (en) 2014-06-27 2014-06-27 Multi-gate transistor with variably sized fin

Publications (2)

Publication Number Publication Date
JP2017519358A JP2017519358A (ja) 2017-07-13
JP6425146B2 true JP6425146B2 (ja) 2018-11-21

Family

ID=54938622

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016567928A Active JP6425146B2 (ja) 2014-06-27 2014-06-27 可変サイズのフィンを有するマルチゲートトランジスタ

Country Status (7)

Country Link
US (1) US9947585B2 (ja)
EP (1) EP3161872B1 (ja)
JP (1) JP6425146B2 (ja)
KR (1) KR102215393B1 (ja)
CN (1) CN106415848B (ja)
TW (1) TWI627753B (ja)
WO (1) WO2015199712A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9496259B2 (en) * 2015-04-14 2016-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET semiconductor device having fins with stronger structural strength
US9748236B1 (en) * 2016-02-26 2017-08-29 Globalfoundries Inc. FinFET device with enlarged channel regions
TWI627665B (zh) * 2016-04-06 2018-06-21 瑞昱半導體股份有限公司 鰭式場效電晶體及其製造方法
US10276718B2 (en) 2017-08-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET having a relaxation prevention anchor
US10790357B2 (en) 2019-02-06 2020-09-29 International Business Machines Corporation VFET with channel profile control using selective GE oxidation and drive-out
CN110416288A (zh) * 2019-08-01 2019-11-05 南京邮电大学 一种双栅隧穿晶体管结构
US11145732B2 (en) * 2019-11-30 2021-10-12 Intel Corporation Field-effect transistors with dual thickness gate dielectrics
CN113725220A (zh) * 2021-08-26 2021-11-30 长江存储科技有限责任公司 三维存储器及其制备方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4445063A (en) * 1982-07-26 1984-04-24 Solid State Systems, Corporation Energizing circuit for ultrasonic transducer
US5480820A (en) * 1993-03-29 1996-01-02 Motorola, Inc. Method of making a vertically formed neuron transistor having a floating gate and a control gate and a method of formation
JP4713752B2 (ja) * 2000-12-28 2011-06-29 財団法人国際科学振興財団 半導体装置およびその製造方法
JP3605086B2 (ja) * 2002-03-29 2004-12-22 株式会社東芝 電界効果トランジスタ
US7214991B2 (en) * 2002-12-06 2007-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS inverters configured using multiple-gate transistors
JP2005005620A (ja) * 2003-06-13 2005-01-06 Toyota Industries Corp スイッチトキャパシタ回路及びその半導体集積回路
US7332386B2 (en) * 2004-03-23 2008-02-19 Samsung Electronics Co., Ltd. Methods of fabricating fin field transistors
KR100605108B1 (ko) * 2004-03-23 2006-07-28 삼성전자주식회사 핀 전계효과 트랜지스터 및 그 제조방법
JP5017795B2 (ja) 2005-04-13 2012-09-05 日本電気株式会社 電界効果トランジスタの製造方法
KR100608380B1 (ko) 2005-06-01 2006-08-08 주식회사 하이닉스반도체 메모리 소자의 트랜지스터 및 그 제조방법
US7547947B2 (en) * 2005-11-15 2009-06-16 International Business Machines Corporation SRAM cell
CN100502043C (zh) * 2006-09-27 2009-06-17 上海华虹Nec电子有限公司 采用非均匀栅氧化层的高压晶体管及其制造方法
JP2008192819A (ja) * 2007-02-05 2008-08-21 Toshiba Corp 半導体装置
US20080303095A1 (en) 2007-06-07 2008-12-11 Weize Xiong Varying mugfet width to adjust device characteristics
KR20090116481A (ko) * 2008-05-07 2009-11-11 삼성전자주식회사 오메가 게이트 반도체소자 및 상기 오메가 게이트반도체소자의 오메가 게이트용 채널 형성 방법
US8716786B2 (en) * 2008-06-17 2014-05-06 Infineon Technologies Ag Semiconductor device having different fin widths
US7906802B2 (en) 2009-01-28 2011-03-15 Infineon Technologies Ag Semiconductor element and a method for producing the same
JP2010225768A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 半導体装置
US8461647B2 (en) * 2010-03-10 2013-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having multi-thickness gate dielectric
US8460984B2 (en) * 2011-06-09 2013-06-11 GlobalFoundries, Inc. FIN-FET device and method and integrated circuits using such
CN103022124B (zh) * 2011-09-22 2015-08-19 中芯国际集成电路制造(北京)有限公司 双栅晶体管及其制造方法
CN103779217A (zh) * 2012-10-18 2014-05-07 中芯国际集成电路制造(上海)有限公司 一种鳍片型场效应晶体管及其制作方法
US8847311B2 (en) * 2012-12-31 2014-09-30 Infineon Technologies Ag Semiconductor device and method of manufacturing a semiconductor device
KR20150001204A (ko) * 2013-06-26 2015-01-06 삼성전자주식회사 트랜지스터 및 반도체 소자

Also Published As

Publication number Publication date
JP2017519358A (ja) 2017-07-13
EP3161872B1 (en) 2023-09-06
KR102215393B1 (ko) 2021-02-16
CN106415848B (zh) 2021-01-05
KR20170022982A (ko) 2017-03-02
CN106415848A (zh) 2017-02-15
TW201611288A (zh) 2016-03-16
US20170103923A1 (en) 2017-04-13
US9947585B2 (en) 2018-04-17
EP3161872A4 (en) 2018-05-30
TWI627753B (zh) 2018-06-21
EP3161872A1 (en) 2017-05-03
WO2015199712A1 (en) 2015-12-30

Similar Documents

Publication Publication Date Title
JP6425146B2 (ja) 可変サイズのフィンを有するマルチゲートトランジスタ
US9318342B2 (en) Methods of removing fins for finfet semiconductor devices
US9490323B2 (en) Nanosheet FETs with stacked nanosheets having smaller horizontal spacing than vertical spacing for large effective width
US8716156B1 (en) Methods of forming fins for a FinFET semiconductor device using a mandrel oxidation process
US9117908B2 (en) Methods of forming replacement gate structures for semiconductor devices and the resulting semiconductor products
US8703557B1 (en) Methods of removing dummy fin structures when forming finFET devices
US9070742B2 (en) FinFet integrated circuits with uniform fin height and methods for fabricating the same
US9530775B2 (en) Methods of forming different FinFET devices having different fin heights and an integrated circuit product containing such devices
US8889500B1 (en) Methods of forming stressed fin channel structures for FinFET semiconductor devices
US9620607B2 (en) Gate all around device structure and Fin field effect transistor (FinFET) device structure
US20160013296A1 (en) Methods of forming low defect replacement fins for a finfet semiconductor device and the resulting devices
US9966456B1 (en) Methods of forming gate electrodes on a vertical transistor device
US9735060B1 (en) Hybrid fin cut etching processes for products comprising tapered and non-tapered FinFET semiconductor devices
US20170018658A1 (en) Solid-source diffused junction for fin-based electronics
US9875944B2 (en) Method to improve HCI performance for FinFET
US9117930B2 (en) Methods of forming stressed fin channel structures for FinFET semiconductor devices
JP2024531928A (ja) 底部誘電体絶縁層を形成する方法
US9502507B1 (en) Methods of forming strained channel regions on FinFET devices
US9373721B2 (en) Methods of forming a non-planar ultra-thin body semiconductor device and the resulting devices
JP2022552417A (ja) 水平ゲートオールアラウンド（ｈＧＡＡ）ナノワイヤ及びナノスラブトランジスタ
US20200251473A1 (en) High density fin field-effect transistor (finfet)
CN106158648B (zh) 制备Fin FET器件的方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170622

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180308

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180313

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180608

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180925

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181011

R150 Certificate of patent or registration of utility model

Ref document number: 6425146

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250