JP2006157936A - 信号処理用半導体集積回路および信号処理用半導体集積回路装置 - Google Patents

Abstract

【課題】受信信号と局部発振信号とを合成して周波数を変換して信号処理を行なう信号処理用半導体集積回路において、スプリアスノイズによるＣＮ比の劣化を低減することができる。
【解決手段】ノイズの発生源となるＲＦ用の第１発振回路１３２およびＩＦ用の第２発振回路１３１と、受信信号と上記第１発振回路の発振信号とを合成して周波数変換する第１ミキサ回路１１３と、上記第１ミキサ回路で周波数変換された信号を増幅する増幅回路１１５と、増幅された信号を復調する復調回路１１６と、送信信号と上記第２発振回路の発振信号とを合成して周波数変換する第２ミキサ回路１２２とを有する信号処理用半導体集積回路において、少なくとも上記第１ミキサ回路１１３および上記第１発振回路１３２の回路ブロックと、上記第２発振回路１３１および上記増幅回路１１５および上記復調回路１１６の回路ブロックとを半導体基板上において離間して配置する。
【選択図】図１

Description

本発明は、半導体集積回路におけるクロストーク低減技術さらには複数種類の周波数帯の信号を受信し処理する信号処理用ＬＳＩ（大規模半導体集積回路）に適用して有効な技術に関し、例えば携帯電話器に用いられるスーパーへテロダイン方式で受信信号を処理する無線通信用ＬＳＩに利用して有効な技術に関する。

携帯電話器に用いられる無線通信システムとして、例えば図１１に示すようなスーパーへテロダイン方式の無線通信システムが知られている。図１１の無線通信システムにおいて、１００は信号電波の送受信用アンテナ、１０１は送受信切替え用のスイッチ、１１０はアンテナ１００により受信された信号を増幅し復調する受信系回路、１２０はアンテナ１００より送信する信号を変調し周波数変換する送信系回路、１３０はこれらの受信系回路１１０と送信系回路１２０に必要とされる局部発振信号を発生する発振系回路、１４０は受信信号から音声データを抽出したり音声データを電圧パルス列に変換したりするベースバンド信号処理回路、１５０はシステム全体を統括的に制御するマイクロコンピュータなどからなるシステムコントローラである。切替えスイッチ１０１は、システムコントローラ１５０からの制御信号TX/RXにより制御され、送信信号と受信信号とを切り替える。

上記受信系回路１１０は、アンテナ１００より受信された信号から不要波を除去するＳＡＷフィルタなどからなる帯域制限フィルタ（ＦＬＴ）１１１と、フィルタ１１１を通過した信号を増幅する低雑音増幅回路（ＬＮＡ）１１２と、増幅された受信信号と発振系回路１３０からの局部発振信号とを合成することにより中間周波数の信号にダウンコンバートするミキサ（ＭＩＸ）１１３と、受信信号と局部発振信号の周波数差に相当する周波数の信号を通過させるバンドパスフィルタ（ＢＰＦ）１１４と、信号を所望のレベルに増幅する利得制御可能なプログラマブル・ゲイン・アンプ（ＰＧＡ）１１５と、所望の振幅に調整された信号をベースバンド信号（Ｉ／Ｑ）に復調する復調器（ＤｅＭＯＤ）などから構成されている。

上記送信系回路１２０は、ベースバンド信号処理回路１４０からベースバンド信号（Ｉ／Ｑ）として入力された送信信号をＲＦ信号に変調する変調器（ＭＯＤ）１２１と、変調された信号を発振系回路１３０からの発振信号と合成することにより所望の送信周波数の信号にアップコンバートするミキサ（Ｕ−ＭＩＸ）１２２と、周波数変換された送信信号を電力増幅してアンテナ１００より送信させるパワーアンプ（ＰＡ）などから構成されている。

発振系回路１３０は、ミキサ１１３と１２２で使用されるＲＦ信号生成用の電圧制御発振回路（ＲＦＶＣＯ）１３１と、復調器１１６および変調器１２１で必要とされる中間周波数信号（周波数一定）を生成する電圧制御発振回路（ＩＦＶＣＯ）１３２と、これらのＶＣＯ１３１，１３２からの帰還信号と水晶振動子を用いた周波数精度が高く温度依存性のない発振回路から供給される基準信号ＴＣＸＯとの位相差を比較してそれぞれのＶＣＯに対する制御電圧を生成するシンセサイザ（ＳＹＮ）１３３と、ＲＦＶＣＯ１３１で発生された発振信号を受信側のミキサ１１３と送信側のミキサ１２２に分配して供給するバッファ（ＢＦＦ）１３４などから構成されている。なお、シンセサイザ（ＳＹＮ）１３３とＲＦＶＣＯ１３１とにより、またシンセサイザ（ＳＹＮ）１３３とＩＦＶＣＯ１３２とにより、それぞれＰＬＬ（フェーズ・ロックト・ループ）と呼ばれる閉ループの回路が構成される。

従来、図１１の無線通信システムは、各回路ブロック１１２，１１３，１１５，１１６……のような単位で半導体集積回路化された１０個程度のＩＣチップにより構成されていた。このように送受信信号を処理するシステムを複数個のＩＣチップにより構成すると、部品点数が多くなり実装面積が大きくなってしまう。ところが、特に携帯電話器のような携帯用電子装置は、小型化および低消費電力化が必須であり、部品点数を減らすことが重要な技術的課題である。

本発明者らは、携帯電話器の無線通信システムを構成するＩＣなどの部品点数を減らすため、図１１に示されている多数の回路ブロックのうち幾つかを１つの半導体チップ上に搭載したＬＳＩの開発を行なった。図１２は最初に考えた各回路ブロックのレイアウトを示す。同図において、図１１に示されている符号と同一符号が付された回路ブロックは同一ブロックである。図１１と図１２を比較すると明らかなように、図１２に示されている回路ブロックは図１１と同様に、ほぼ送受信信号の流れに沿って配置されている。

ところが、図１２に示されているように回路ブロックを半導体チップ上に単純に並べて配置したものにおいて、妨害波による試験を行なったところＣＮ比（キャリア・トゥ・ノイズ・レシオ）が劣化することがあることが明らかになった。具体的には、アンテナより−９９ｄＢで希望波を入力した状態で−２６ｄＢである周波数の妨害波を入力したときＣＮ比が劣化してビットエラーレートが所望のレベルを超えてしまうことがあることを見出した。

そこで本発明者らは、妨害波を入力したときにＣＮ比が劣化する原因について検討した。以下、その検討結果について説明する。

図１３は、妨害波を入力してＣＮ比が劣化したときの妨害波と希望波の周波数分布を示す。図１３において、ｆＷが付されているのが希望波、ｆＢが付されているのが妨害波、またｆRFLOは図１２のミキサ１１３で受信信号と合成されるＲＦ局部発振信号、ｆIFWはｆRFLOと合成されてダウンコンバートされた希望波、ｆIFLOは電圧制御発振回路（ＩＦＶＣＯ）１３２で発生される中間周波数信号で、ｆIFLOは例えば５４０ＭＨｚのような周波数が選択される。そして、９４０ＭＨｚの希望波を入力した時にｆRFLOを１１６５ＭＨｚとしたＲＦ信号をミキサ１１３に供給して、受信信号を２２５ＭＨｚの中間周波数の信号ｆIFWにダウンコンバートしている状態で、ｆＢが９３５ＭＨｚの妨害波を入力したところ、図１３にｆＮ１，ｆＮ２で示すようなノイズ成分が現われた。

このうちノイズ成分ｆＮ１はＩＦフィルタ１１４で除去することができるが、ｆＮ２は希望波ｆＷをダウンコンバートした２２５ＭＨｚの信号ｆIFWと同一の周波数であるため、ＩＦフィルタ１１４では除去することができずＣＮ比が劣化しているのではないかと推測した。図１２に示されているような発振回路（ＩＦＶＣＯ）１３１とミキサ１１３とが同一チップ上に搭載されているＬＳＩにおいては、発振回路（ＩＦＶＣＯ）１３１からミキサ１１３へ半導体基板を通してクロストークによるノイズが伝達するおそれがあるので、ＣＮ比が劣化する原因となり得る。

そこで、本発明者らは、上記のようなノイズ成分は、妨害波と局部発振信号と中間周波数信号もしくはそれらの高調波同士が合成されたスプリアスノイズである、つまり、ノイズ成分の周波数ｆＮは、次式
ｆＮ＝Ａ＊ｆRFLO±Ｂ＊ｆIFLO±Ｃ＊ｆＢ
で表わされると考えた。ここで、Ａ，Ｂ，Ｃは整数、「＊」は掛算を意味している。そして、上式において、例えばｆRFLO＝１１６５ＭＨｚ，ｆIFLO＝５４０ＭＨｚ，ｆＢ＝９３５ＭＨｚの場合、Ａ＝−２，Ｂ＝３，Ｃ＝１とすると、ｆＮ＝２２５ＭＨｚとなることから、「ノイズ成分は、妨害波と局部発振信号と中間周波数信号もしくはその高調波同士が合成されたものである」とした上記考えが正しいとの結論に達した。なお、本発明者らは、開発当初、図１２のような回路ブロックからなるＬＳＩをＳＯＩ（シリコン・オン・インシュレータ）基板上に搭載すれば基板を通して伝達するクロストークノイズを減らすことができるのではないかと考えたが、ＳＯＩ基板を使用しただけでは、スプリアスノイズを低減する上では充分でないことも見出した。

さらに、上記ＬＳＩは、シングルスーパーへテロダイン方式の無線通信システムに使用する信号処理回路を想定したものであるが、中間周波数にダウンコンバートされた受信信号を第２のミキサでさらに低い周波数にダウンコンバートして復調するダブルスーパーへテロダイン方式を採用した場合には、合成される局部発振信号が増えるため、それらの信号もしくはその高調波との合成によるスプリアスノイズの組合せがさらに多くなり、偶然にスプリアスノイズが受信信号をダウンコンバートした信号の周波数と一致してＣＮ比が劣化する場合がより頻繁に生じるおそれがあるという問題点を見出した。

この発明の目的は、受信信号と局部発振信号とを合成して周波数を変換して信号処理を行なう無線通信システムに好適な信号処理用半導体集積回路において、スプリアスノイズによるＣＮ比の劣化を低減できるようにすることにある。

この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。

すなわち、第１の回路ブロックと、第２の回路ブロックとが１つの半導体基板上に形成された半導体集積回路において、上記第１の回路ブロックと第２の回路ブロックは、半導体基板表面の各々絶縁分離帯で囲まれた第１の島領域と第２の島領域にそれぞれ形成され、上記第１の島領域と第２の島領域の能動素子形成箇所を除く基体領域には該基体領域よりも低抵抗の半導体領域が形成されているとともに、上記低抵抗の半導体領域は電圧端子に接続されるようにしたものである。

同一半導体基板上に形成されている回路同士は絶縁帯で電気的に分離されるが、高周波的にはこの分離用絶縁帯が容量として作用するので、回路間が容量で結合されているように見えるが、上記した手段によれば、回路間の結合容量が小さくなると共に複数の結合容量が直列形態で介在するようになるため、第１の回路ブロックから第２の回路ブロックに伝達されるクロストーク成分を低くすることができ、これによってノイズによる影響を低減できるようになる。

また、望ましくは、上記第１の島領域と第２の島領域との間の領域には、これらの島領域の互いに向き合う境界と並行するようにブロック間分離用の低抵抗の半導体領域が形成され、該ブロック間分離用の低抵抗の半導体領域は上記第１の島領域と第２の島領域との間の半導体領域よりも低抵抗の半導体領域とされ、電圧端子に接続されるようにする。これによって、２つの回路ブロック間の半導体基体の電位が固定され、第１の回路ブロックから第２の回路ブロックにノイズが伝達されにくくなる。

さらに、上記第１の回路ブロックは発振回路を有し、上記第１の島領域と第２の島領域との間の領域には、絶縁分離帯で囲まれた第３の島領域が形成され、この第３の島領域にはノイズの発生源となる回路またはノイズが伝達されることで誤動作するおそれのある回路の何れにも属さない回路が集まった第３の回路ブロックが形成されるとともに、上記第３の島領域の能動素子形成箇所を除く基体領域には該基体領域よりも低抵抗の半導体領域が形成され、該低抵抗の半導体領域は電圧端子に接続されるようにしてもよい。このように構成すると、第３の回路ブックが形成された第３の島領域が、前記ブロック間分離用の低抵抗の半導体領域と同様な機能を果たし、２つの回路ブロック間の半導体基体の電位が固定され、第１の回路ブロックから第２の回路ブロックにノイズが伝達されにくくなる。

また、上記半導体基板は、支持基板上に絶縁層を介して半導体層が形成されたＳＯＩ基板とし、上記各島領域は上記半導体層に形成され、上記絶縁分離帯は上記半導体層を貫通して上記絶縁層に達するように形成されるように構成すると良い。このようにすると、ノイズの発生源となる回路が形成される半導体領域と、ノイズの影響を受け易い回路が形成される半導体領域とが完全に絶縁分離帯で分断されるため、半導体基体を通して伝わるノイズを一層低減することができる。

さらに、上記能動素子は上記半導体層内部に埋込み形成された低抵抗の埋込み半導体領域をコレクタ領域とする縦型バイポーラ・トランジスタであり、上記低抵抗の半導体領域は上記埋込み半導体領域と同一プロセスで形成されるようにするとよい。これによって、何ら新たなプロセスを追加することなく、ノイズに強い半導体集積回路を実現することができる。

より具体的な構成としては、第１発振信号を生成する第１発振回路と、第２発振信号を生成する第２発振回路と、上記第１発振回路および第２発振回路の制御電圧を生成する発振制御回路と、アンテナより受信された信号と上記第１発振信号とを合成して周波数を変換する第１ミキサ回路と、上記第１ミキサ回路で周波数変換された信号を増幅する増幅回路と、増幅された信号を復調する復調回路と、上記アンテナより送信する信号と上記第２発振信号とを合成して周波数を変換する第２ミキサ回路とを有する信号処理用半導体集積回路において、少なくとも、上記第１ミキサ回路および上記第１発振回路と、上記第２発振回路および上記増幅回路並びに上記復調回路とを、半導体基板上において離間して配置する。これによって、第２発振回路からのスプリアスノイズによる第１ミキサ回路でのＣＮ比の劣化が防止される。

また、送信する信号を変調して上記第２ミキサ回路で上記第２発振信号と合成される信号を生成する変調回路と、内部を制御する制御回路とをさらに備える場合には、上記第１ミキサ回路および上記第１発振回路と、上記第２発振回路および上記増幅回路並びに上記復調回路とは互いに離間され、それらの回路間には、上記第２ミキサ回路と上記発振制御回路と上記変調回路と上記制御回路のいずれか一つまたはそれらを組み合わせたものが配置されるようにするのが望ましい。これによって、半導体基板上に無駄なスペースを生じさせることなく、スプリアスノイズによるＣＮ比の劣化を防止することができる。

さらに、上記第１ミキサ回路で周波数変換された信号と上記第２発振回路で生成された上記第２発振信号を合成することにより第２段階の周波数変換を行なう第３ミキサ回路をさらに備える場合には、上記第１ミキサ回路および上記第１発振回路と、上記第２発振回路および上記増幅回路並びに上記復調回路および上記第３ミキサ回路とは互いに離間されるようにすると良い。そして、その場合に、離間されたそれらの回路の間には、上記第２ミキサ回路と上記発振制御回路と上記変調回路と上記制御回路のいずれか一つまたはそれらを組み合わせたものが配置されるようにすると良い。これによって、ダブルスーパーヘテロダイン方式の無線通信システムを構成する信号処理用ＬＳＩにおいても、スプリアスノイズによるＣＮ比の劣化を防止することができるとともに、半導体基板上に無駄なスペースを生じさせることがない。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、本発明に従うと、受信信号と局部発振信号とを合成して周波数を変換して信号処理を行なう信号処理用半導体集積回路において、スプリアスノイズによるＣＮ比の劣化を低減することができるという効果がある。

次に、本発明の実施例について図面を用いて説明する。

図１は、本発明を、携帯電話器に用いられる図１１に示すようなシングルスーパーヘテロダイン方式の無線通信システムを構成する信号処理用半導体集積回路に適用した場合の一実施例を示すもので、図１１に示されている回路ブロックのうち、受信系回路１１０（ただしフィルタ１１１および１１４を除く）と送信系回路１２０（ただしパワーアンプ１２３を除く）と発振系回路１３０およびシステムコントローラ１５０を１つの半導体チップ上に搭載するとともに、そのレイアウトを工夫することによってスプリアスノイズを低減するようにしたものである。フィルタ１１１および１１４を除いているのは、フィルタを構成する抵抗や容量などの素子は、チップ上に形成すると占有面積が大きくなるためディスクリートの外付け素子として接続するからである。また、パワーアンプ１２３を除いているのは、パワーアンプはシステムの中で一番電力を消費する回路であり、発生するノイズも大きいためである。

この実施例においては、図１に示されているように、受信系回路の低雑音増幅回路（ＬＮＡ）１１２とダウンコンバート用のミキサ（ＭＩＸ）１１３および発振系回路の電圧制御発振回路（ＲＦＶＣＯ）１３２とがチップ２００の一方の辺に沿って配置され、受信系回路の復調器（ＤｅＭＯＤ）と発振系回路の電圧制御発振回路（ＩＦＶＣＯ）１３１とがチップ２００の他方の辺に沿って配置されている。そして、これらの回路ブロック間すなわちチップの中央にはシステムコントローラ１５０と上記電圧制御発振回路（ＲＦＶＣＯ）１３２と（ＩＦＶＣＯ）１３１からの帰還信号を受けてそれぞれの制御電圧を発生するシンセサイザ（ＳＹＮ）１３３と送信系回路の変調器１２１が配置されている。なお、受信の際にはアップコンバート用のミキサ１２２は動作せず、送信の際にはダウンコンバート用のミキサ１１３は動作しなくてよいので、この実施例では、ＲＦＶＣＯ１３２は受信信号と合成されダウンコンバートする発振信号を生成する発振器と送信信号と合成されてアップコンバートする発振信号を生成する発振器とを兼用しており、ＲＦＶＣＯ１３２の発振信号をミキサ１１３と１２２に分配供給するバッファ（図１１の符号１３４参照）は図１では、ＲＦＶＣＯ１３２に含ませている。ＲＦＶＣＯ１３２を送受信兼用するとする代わりに、受信信号と合成されダウンコンバートする発振信号を生成する発振器と送信信号と合成されてアップコンバートする発振信号を生成する発振器とを別々に設けてもよい。

なお、アップコンバート用のミキサ１２２は、受信信号へのスプリアスノイズ源とならないので、ダウンコンバート用のミキサ（ＭＩＸ）１１３と同じ側に配置されている。また、プログラマブル・ゲイン・アンプ（ＰＧＡ）１１５は、ミキサ１２２と同様に、受信信号へのスプリアスノイズ源とならないが、復調器（ＤｅＭＯＤ）からのノイズで誤動作することもないので、上記各回路ブロックの占有面積とチップの形状との関係から、復調器（ＤｅＭＯＤ）やＩＦＶＣＯ１３２と同じ側に配置されている。

図１において、１６１は受信信号が入力される外部端子としてのパッド、１６２はフィルタ容量が接続されるパッド、１６３はベースバンド処理回路などからシステムコントローラ１５０へ供給される信号が入力されるパッド、１６４はシステムコントローラ１５０から送受信切替えスイッチ等へ供給される信号が出力されるパッド、１６５，１６６は復調器１１６からベースバンド処理回路へ供給される信号（Ｉ，Ｑ）が出力されるパッド、１６７，１６８はベースバンド処理回路から変調器１１６へ供給される信号（Ｉ，Ｑ）が入力されるパッド、１６９はアップコンバート用のミキサ１２２からの送信信号が出力されるパッドである。

この実施例においては、受信信号と合成される局部発振信号を発生するＲＦＶＣＯ１３２および局部発振信号を合成して受信信号をダウンコンバートするミキサ１１３と、中間周波数の信号を発生するＩＦＶＣＯ１３１および復調器１１６とが互いに離間して配置されているとともに、その間にこれらの回路以外のシステムコントローラ１５０やシンセサイザ１３３、変調器１２１などの回路ブロックが配置されているため、回路間が分離用絶縁容量で高周波的に結合されていても、その結合容量は極めて小さいと共に複数の結合容量が直列形態で介在するようになる。そのため、ＩＦＶＣＯ１３１やＩＦＶＣＯ１３１の出力発振信号を復調器１１６へ伝達する信号配線２２１などから発生する発振信号やその高調波がミキサ１１３およびＲＦＶＣＯ１３１の出力発振信号をミキサ１１３へ伝達する信号配線２２２などに伝達されるクロストーク成分を低くすることができ、これによってスプリアスノイズによるＣＮ比の劣化を低減できるようになる。

図２は、本発明を、ダブルスーパーヘテロダイン方式の無線通信回路に適用した場合の実施例を示すもので、図１に示されているシングルスーパーヘテロダイン方式の無線通信回路との回路上での相違は、ミキサ１１３の後段にミキサ１１３でダウンコンバートされた信号をさらにダウンコンバートする第２のミキサ１１７が設けられている点のみで、その他の構成はほぼ同一である。この実施例では、第１のミキサ１１３で受信信号とＲＦＶＣＯ１３２からの１１６５ＭＨｚのような発振信号とが合成されて２２５ＭＨｚのような第１中間周波数の信号にダウンコンバートされた後、第２ミキサ１１７でＩＦＶＣＯ１３１からの１０８０ＭＨｚのような発振信号を分周して作られた信号と合成されて４５ＭＨｚのような第２中間周波数の信号にダウンコンバートされる。

本発明者らは、ダブルスーパーヘテロダイン方式の無線通信回路では、第２ミキサ１１７で発生する高調波が第１ミキサ１１３やＲＦＶＣＯ１３２に対してノイズとして入り込むことがＣＮ比を劣化させる１つの大きな要因になっていることを見出した。このことは、開発当初は全く予想していなかったことである。

そこで、この実施例においては、上記第２ミキサ１１７を第１ミキサ１１３やＲＦＶＣＯ１３２と反対側の辺すなわち復調器１２１やＩＦＶＣＯ１３１と同一の側の辺に配置するようにしている。これによって、ＩＦＶＣＯ１３１はもちろん第２ミキサ１１７やＩＦＶＣＯ１３１の出力発振信号を第２ミキサ１１７へ伝達する信号配線２２３などから発生する発振信号やその高調波が、第１ミキサ１１３およびＲＦＶＣＯ１３１の出力発振信号を第１ミキサ１１３へ伝達する信号配線２２２など伝達されるクロストーク成分を低くすることができ、その結果スプリアスノイズによるＣＮ比の劣化を低減できるようになる。

なお、図１および図２のいずれの実施例においても、チップの中央にスプリアスノイズ源とならないシステムコントローラ１５０とシンセサイザ（ＳＹＮ）１３３と変調器（ＭＯＤ）１２１とが配置され、ＲＦＶＣＯ１３２およびミキサ１１３と、ＩＦＶＣＯ１３１および復調器１１６とが互いに離間して配置されるように構成されているが、これらの回路ブロック間配置される回路ブロックはこれに限定されるものでなく、システムコントローラ１５０、シンセサイザ１３３、変調器１２１、プログラマブル・ゲイン・アンプ（ＰＧＡ）１１５、アップコンバート用のミキサ１２２のいずれか一つあるいはこれらを任意に組み合せたものを、ノイズ源となる回路ブロックとその影響を受ける回路ブロックとの間に配置するようにしてもよい。

図３は、本発明の他の実施形態を示す。

この実施形態では、半導体基板２００上に形成される回路を少なくとも２つに分けるとともに、図３（Ａ）に示すように、半導体基板２００の表面には周囲に溝を掘ってその内側に絶縁物を埋めてなる溝型分離帯２３１，２３２で囲まれかつ互いに離間された少なくとも２つの島領域２４１，２４２を設け、一方の島領域２４１にノイズの発生源となる回路を構成する素子、また他方の島領域２４２にノイズの影響を受ける回路を構成する素子をそれぞれ形成する。さらに、各島領域内２４１，２４２内に、図３（Ｂ）に示すように、低抵抗埋込み層２５１，２５２とこの埋込み層に接続された引出し領域２６１，２６２を設け、埋込み層２５１，２５２に接地電位のような直流的に安定した電位を印加するようにしたものである。

また、特に制限されるものでないが、図３の実施例においては、基板２００として支持基板２０１の上に埋込み酸化膜２０２を介して単結晶シリコン層２０３を形成（エピタキシャル成長）したＳＯＩ基板を用いた場合が例として示されている。基板２００として通常のシリコンチップを用いてもよいが、ＳＯＩ基板を用いることで、基板を通して伝達されるノイズ量を小さくすることができる。

図４は図３の実施例の等価回路を示す。図４において、２７１は島領域２４１に接地電位を印加するための端子、２７２は島領域２４１上に形成されている回路に接地電位を印加するための端子、２７３は島領域２４１上に形成されている回路をノイズ源として等価的に表わしたもの、２７４は端子２７１―２７２間にノイズ源２７３と直列に接続される基体抵抗を表わしたものである。また、２８１は島領域２４２に接地電位を印加するための端子、２８２は島領域２４２上に形成されている回路に接地電位を印加するための端子、２８３は島領域２４２上に形成されている回路をノイズの影響を受ける素子として等価的に表わしたもの、２８４は端子２８１―２８２間にノイズの影響を受ける素子２８３と直列に接続される基体抵抗を表わしたものである。

さらに、図４において、２９１は島領域２４１と支持基板２０１との間の寄生容量、２９２は島領域２４２と支持基板２０１との間の寄生容量、２９３，２９４は島領域２４１，２４２とそれらの領域の間に介在する分離領域２４０との間の寄生容量、２９５は分離領域２４０と支持基板２０１との間の寄生容量、２９６，２９７は分離領域２４０の寄生抵抗、２９８，２９９は支持基板２０１の寄生抵抗をそれぞれ表わしたものである。

図４より、各島領域２４１，２４２の基体抵抗２７４，２８４が小さいほどノードｎ１，ｎ２の電位が安定するため、島領域２４１では発生するノイズが小さくなり、島領域２４２では外部から入って来るノイズの影響を受けにくいことが分かる。ところで、図３の実施例では、前述したように、各島領域２４１，２４２には、低抵抗埋込み層２５１，２５２を設けているため、基体抵抗２７４，２８４が低くなり島領域２４１では発生するノイズが小さくまた島領域２４２では島領域２４１で発生したノイズの影響を受けにくくなっている。

また、図４より、図３の実施例のように分離領域２４０と支持基板２０１がそれぞれ固定電位に接続されていない場合には、ノードｎ３，ｎ４の電位がフローティングになるため分離領域２４０の寄生抵抗２９６，２９７および支持基板２０１の寄生抵抗２９８，２９９が大きいほど島領域２４１から２４２へのノイズの伝達を減らすことができることが分かる。ところで、図３の実施例では、各島領域２４１，２４２には低抵抗埋込み層２５１，２５２を設けているが、分離領域２４０には低抵抗埋込み層を設けていないので、それだけ寄生抵抗２９６，２９７が大きくなってノイズが伝達しにくい構造になっている。ただし、この分離領域２４０全体に、複数のＬ字状の溝型分離帯を互いに並行して形成したり、格子状もしくは網状に広がる溝型分離帯を設けるようにしても良い。

なお、各島領域２４１，２４２の低抵抗埋込み層２４１，２４２に接地電位を与える端子２７１，２８１同士や各島領域２４１，２４２上の回路に接地電位を与える端子２７２，２８２同士は同一パッドから接地電位を供給するようにしても良いが、低抵抗埋込み層２４１，２４２に接地電位を与える端子２７１，２８１と各島領域２４１，２４２上の回路に接地電位を与える端子２７２，２８２は、それぞれ別個のパッドから接地電位を供給するようにするのが望ましい。また、この実施例では、低抵抗埋込み層２４１，２４２の電位を安定化させるため、接地電位を印加するようにしているが、安定化させるための電位は接地電位に限定されず、回路的に問題なければ電源電圧Ｖｃｃなど他の定電圧を印加するようにしてもよい。

次に、図３の実施例における各島領域２４１，２４２への低抵抗埋込み層２５１，２５２の具体的な設け方について説明する。

前述したように、島領域２４１にはノイズの発生源となるＩＦＶＣＯ１３１や復調器１１６が、また島領域２４２にはノイズの影響を受けるＲＦＶＣＯ１３２やミキサ１１３を構成する素子がそれぞれ形成される。ところで、バイポーラ・トランジスタをアクティブ素子とする半導体集積回路では、素子特性を良くするため、図５（ａ），（ｂ）のような埋込みコレクタＮＢＬ，ＰＢＬを有する縦型トランジスタが主流である。かかる縦型トランジスタにより島領域２４１，２４２に形成されるＩＦＶＣＯ１３１や復調器１１６等が構成されている場合、その埋込みコレクタＮＢＬ，ＰＢＬは通常電源電圧や接地電位などにバイアスされていることが多い。

一方、受動素子である容量や抵抗、コイルは、図５（ｃ），（ｄ），（ｅ）に示すように、基板表面の絶縁膜上にアルミ層Ａｌ１，Ａｌ２，ＡＬ３やポリシリコン層Ｐ−Ｓｉなどにより形成されることが多い。そして、その場合、図５（ｃ）〜（ｅ）のように素子の下方の基板領域（図３の実施例では単結晶シリコン層２０３）には何の素子も形成されていない。そこで、この実施例では、容量や抵抗、コイルが形成される箇所並びに素子が形成されていない個所の単結晶シリコン層２０３内に、前述の低抵抗埋込み層２５１（２５２）とこの埋込み層２５１（２５２）に接続される引出し領域２６１（２６２）を設け、引出し領域を介して埋込み層に接地電位を印加して島領域２４１，２４２の電位を安定化するようにした。

しかも、この実施例では、上記埋込み層２５１，２５２を、図５（ａ）の縦型ＮＰＮトランジスタの埋込みコレクタＮＢＬと同一プロセスで形成すとともに、低抵抗埋込み層２５１，２５２に接続される引出し領域２６１，２６２は、縦型ＮＰＮトランジスタの埋込みコレクタＮＢＬに接続されるコレクタ引出し領域と呼ばれる領域の形成と同一プロセスで形成することで、プロセスの追加を回避するようにしている。

なお、配線に関しては、その構造は図５（ｅ）のコイルの場合と同様であり、配線下方の単結晶シリコン層２０３には何の素子も形成されていないので、ここにも同様に低抵抗埋込み層２５１（２５２）を設けることができる。また、チップ上に形成される回路は、バイポーラ・トランジスタのみでなくＭＯＳＦＥＴあるいはバイポーラ・トランジスタとＭＯＳＦＥＴを組み合わせたいわゆるＢｉ−ＣＭＯＳ回路により構成されることもあるが、その場合においても上記と同様にして受動素子や配線領域下方の基板領域（単結晶シリコン層２０３）に低抵抗埋込み層２５１（２５２）を設け、引出し領域２６１（２６２）により接地電位を印加して島領域２４１，２４２の電位を安定化するようにしてもよい。Ｂｉ−ＣＭＯＳ回路の場合、ＭＯＳＦＥＴが形成されるいわゆるウェル領域内に上記と同様な低抵抗埋込み層を設け、ウェルの電位を与える電極の下に引出し領域を設けて電位の安定化を図ることも可能である。

さらに、低抵抗埋込み層２５１（２５２）は縦型ＮＰＮトランジスタの埋込みコレクタＮＢＬと同時に形成する代わりに、縦型ＰＮＰトランジスタの埋込みコレクタＰＢＬと同時に形成するようにしてもよい。Ｂｉ−ＣＭＯＳ回路の場合、ＰチャネルＭＯＳＦＥＴが形成されるウェル領域内の低抵抗埋込み層は埋込みコレクタＮＢＬと同時に形成されるＮ型とされ、ＮチャネルＭＯＳＦＥＴが形成されるウェル領域内の低抵抗埋込み層は埋込みコレクタＰＢＬと同時に形成されるＰ型とされる。

図６は、図３の実施例を適用した場合の島領域２４１（２４２）の平面的なレイアウトの概略を示す。図６において、２３１（２３２）は島領域２４１（２４２）を囲むように形成された溝型分離帯、Ｐ−Ｓｉ１〜Ｐ−Ｓｉ３は抵抗を構成するポリシリコン、ＢＪＴ１，ＢＪＴ２はバイポーラ・トランジスタ、ＭＯＳはＭＯＳＦＥＴ、ＬＬは配線、２６１ａ，２６１ｂは低抵抗埋込み層に接続される引出し領域、２８１は島領域２４１（２４２）低抵抗埋込み層に接地電位を印加するための端子、２８２は島領域２４１（２４２）に形成されている回路に接地電位を印加するための端子である。図６では、溝型分離帯２３１（２３２）の内側の、バイポーラ・トランジスタＢＪＴ１，ＢＪＴ２およびＭＯＳＦＥＴ ＭＯＳ１，ＭＯＳ２を除く部分全体に低抵抗埋込み層が形成される。

なお、本実施例を図１１に示されているようなスーパーヘテロダイン方式で受信信号を処理する無線通信システムを構成する複数の回路ブロックを１つの半導体チップ上に形成した信号処理用ＬＳＩに適用する場合には、図１や図２で説明した実施形態と組み合わせることが可能である。この場合、図３に示されている一方の島領域２４１にノイズの発生源となる前述のＩＦＶＣＯ１３１や復調器１１６を構成する素子を、また他方の島領域２４２にノイズの影響を受ける前述のＲＦＶＣＯ１３２やミキサ１１３を構成する素子をそれぞれ形成するようにすればよい。

ここで、ノイズの発生源にもノイズの影響を受けて誤動作する可能性のある回路のいずれにも属さないシステムコントローラ１５０とシンセサイザ（ＳＹＮ）１３３、送信系回路の変調器１２１、アップコンバート用のミキサ１２２、プログラマブル・ゲイン・アンプ（ＰＧＡ）１１５はいずれの島領域に形成されても良い。ただし、これらの回路は、ＩＦＶＣＯ１３１や復調器１１６が形成される島領域２４１またはＲＦＶＣＯ１３２やミキサ１１３が形成される島領域２４２のいずれか一方にまとめて搭載するのが望ましい。図３は、システムコントローラ１５０とシンセサイザ（ＳＹＮ）１３３、送信系回路の変調器１２１、アップコンバート用のミキサ１２２、プログラマブル・ゲイン・アンプ（ＰＧＡ）１１５を島領域２４１に形成する場合のイメージを表わしていると見ることができる。

図７は、第２の実施形態の他の実施例を示す。

この実施例は、図３の実施例における島領域２４１と２４２の間の分離領域２４０に低抵抗埋込み層２５０と引出し領域２６０を設け、島領域２４１，２４２間の分離領域２４０の基体領域（単結晶シリコン層２０３）に接地電位を印加して電位を安定化させるようにしたものである。また、この実施例においては、引出し領域２６０が長くなるので、図７のように、引出し領域２６０の両端に各々専用のパッド２７０ａ，２７０ｂを設けて接続するように構成するのが望ましい。これによって、パッドから低抵抗埋込み層２５０までの寄生抵抗を減らして低抵抗埋込み層２５０の電位をより一層安定化させることができる。

図８に図７の実施例の等価回路を示す。この等価回路は図３の実施例の等価回路を示す図４とほぼ同じである。異なる点は、分離領域２４０の基体（単結晶シリコン層２０３）の電位すなわち図８に示されている基体抵抗２９６と２９７の結合ノードｎ３の電位が接地電位に固定される点である。図７の実施例に従うと、分離領域２４０に低抵抗埋込み層２５０が設けられ接地電位に固定されているため、図８に示されている基体抵抗２９６と２９７の結合ノードｎ３の電位が安定にされる。しかも、基体−支持基板間の寄生容量２９５を介して、支持基板すなわち図８のノードｎ４の電位の揺れも抑えられる。その結果、分離領域２４０の基体領域（単結晶シリコン層２０３）を通して島領域２４１から２４２へ伝達されるノイズを減らすことができるという利点がある。この実施例をスーパーヘテロダイン方式の信号処理用ＬＳＩに適用する場合にも、図１や図２で説明した実施形態と組み合わせることが可能である。

図９は、第２の実施形態のさらに他の実施例を示す。

この実施例では、図３や図７の実施例における島領域２４１と２４２の間に両者を離間させるように溝型分領域２３３で囲まれた第３の島領域２４３が設けるとともに、ノイズの発生源にもノイズの影響を受けて誤動作する可能性のある回路のいずれにも属さない回路を形成する。

さらに、各島領域内２４１，２４２内に、図９（Ｂ）に示すように、低抵抗埋込み層２５３とこの埋込み層に接続された引出し領域２６３を設け、埋込み層２５３に接地電位のような直流的に安定した電位を印加するようにしたものである。なお、島領域２４３に設けられる低抵抗埋込み層２５３は、図５を用いて説明した図３の実施例における島領域２４１や２４２と同様に、バイポーラ・トランジスタ以外の容量や抵抗、コイル、配線並びに素子が形成されていない箇所に設けるようにする。

図１０に図９の実施例の等価回路を示す。この等価回路は図７の実施例の等価回路を示す図８とほぼ同じである。異なる点は、チップ中央の島領域２４３の低抵抗埋込み層２５３の寄生抵抗３０１が、低抵抗埋込み層２５３に接続された引出し領域２６３に接地電位を与える端子２７０と図１０に示されている基体領域（単結晶シリコン層２０３）−支持基板１００間の容量２９５の結合ノードｎ３との間に付くのと、分離帯２３３を誘電体とする寄生容量３０２，３０３が、島領域２４１−２４３間の基体領域の寄生抵抗２９６と島領域２４２−２４３間の基体領域の寄生抵抗２９７との間に直列に接続される点である。

図１０から分かるように、図９の実施例に従うと、ノードｎ３の電位が安定なほど基体領域（単結晶シリコン層２０３）を通して島領域２４１から２４２へ伝達されるノイズが少なくなる。ところで、図９の実施例においては、島領域２４１と２４２との間にスプリアスノイズ源とならない回路が形成される島領域２４３を設けその基体領域（単結晶シリコン層２０３）に低抵抗埋込み層２５３とこの埋込み層に接地電位を与える引出し領域２６３を設けているため、ノードｎ３の電位が安定するとともに、島領域２４３によって島領域２４１と２４２とがおおきく離間されるため、島領域２４１から２４２へ伝達されるノイズを減らすことができるという利点がある。

なお、図７の実施例においてはノードｎ３に分離領域２４０の低抵抗埋込み層２５０の寄生抵抗がついていないのに、図９の実施例においては島領域２４３の低抵抗埋込み層２５３の寄生抵抗３０１がついているのは、図７の実施例の場合には、低抵抗埋込み層２５３に接地電位を与える引出し領域２６３を大きくしているためである。従って、チップの面積に余裕があるときは、伝達するノイズの低減の観点から、図７のような分離領域２４０を設ける構成を採用するのが望ましく、チップの面積に余裕がないときは、図９のようなノイズ源とならない回路が形成される島領域２４３を設ける構成を採用するのが望ましいといえる。

この実施例も図１や図２で説明した実施形態と組み合わせることが可能である。その場合、島領域２４１にはノイズの発生源となる前述のＩＦＶＣＯ１３１や復調器１１６を構成する素子を、また島領域２４２にノイズの影響を受ける前述のＲＦＶＣＯ１３２やミキサ１１３を構成する素子を、さらに島領域２４３にはノイズの発生源にもノイズの影響を受けて誤動作する可能性のある回路のいずれにも属さないシステムコントローラ１５０とシンセサイザ（ＳＹＮ）１３３、送信系回路の変調器１２１、アップコンバート用のミキサ１２２、プログラマブル・ゲイン・アンプ（ＰＧＡ）１１５を構成する素子をそれぞれ形成するようにすればよい。

また、以上の実施例では、支持基板２０１の電位がフローティングになっているものについて説明したが、支持基板２０１の電位を固定するようにしても良いことはいうまでもない。そして、その場合には、支持基板２０１の不純物濃度を高くして寄生抵抗２９８，２９９を小さくするか支持基板２０１の裏面から全面的に固定電位を与えるようにするのが、スプリアスノイズを低減する上で望ましい。このように支持基板２０１の裏面から全面的に固定電位を与える構成は、「フリップチップ」形や「ダイパッド露出」形のパッケージなど、低インピーダンスでチップ裏面を実装基板に接続可能なタイプのパッケージで封止する場合に適用し易い。

一方、前記実施例のように支持基板２０１の電位がフローティングになる構成はプラスチックパッケージで封止する場合に採用されることがあると考えられる。従って、この方式は、プラスチックパッケージを用いてデバイスの価格を低く抑えたい場合に適用すると良い。

さらに、図３や図７の実施例においては、島領域２４２をＬ字状にレイアウトしているが、これに限定されるものでなく、回路の配置を工夫することで、島領域２４１および２４２をそれぞれ縦長もしくは横長のほぼ長方形に形成してその間に同じく縦長もしくは横長の分離領域２４０を設けるようにしても良い。同様に、図９の実施例においては、島領域２４３をＬ字状にレイアウトしているが、島領域２４１，２４２および２４３をそれぞれ縦長もしくは横長の長方形に形成するようにしても良い。また、図７と図９の実施例とを組み合わせることも可能である。さらに、実施例においては、半導体基板としてＳＯＩ基板をしたが、本発明を適用することにより、一般的なシリコン基板を用いても同様な効果を期待することができる。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるスーパーへテロダイン方式の携帯電話器の無線通信システムに用いられる無線通信用ＬＳＩに適用した場合について説明したが、本発明はそれに限定されるものでなく、２以上の発振回路を備え一方の発振回路で発生された発振信号を受信信号に合成して周波数を変換する方式の信号処理用ＬＳＩに広く利用することができる。

本発明をシングルスーパーヘテロダイン方式の無線通信システムを構成する信号処理用半導体集積回路に適用した場合の一実施例を示すレイアウト説明図である。 本発明をダブルスーパーヘテロダイン方式の無線通信システムを構成する信号処理用半導体集積回路に適用した場合の一実施例を示すレイアウト説明図である。 本発明の他の実施形態を示す平面図および断面図である。 図３の実施例の等価回路図である。 図３の実施例における各島領域の低抵抗埋込み層の具体的な構成例を示す断面図である。 図３の実施例を適用した場合の島領域の平面的なレイアウトの概略を示す平面図である。 第２の実施形態の他の実施例を示す平面図および断面図である。 図７の実施例の等価回路図である。 第２の実施形態のさらに他の実施例を示す平面図および断面図である。 図９の実施例の等価回路図である。 本発明を適用して有効な携帯電話器に用いられるスーパーへテロダイン方式の無線通信システムの構成を示すブロック図である。 図１１に示されている携帯電話器の無線通信システムを構成する回路ブロックの幾つかを１つの半導体チップ上に搭載したＬＳＩにおける一般的な回路ブロックのレイアウト例を示す平面図である。 図１１に示されている携帯電話器の無線通信システムに妨害波を入力してＣＮ比が劣化したときの妨害波と希望波の周波数分布を示す説明図である。

符号の説明

１００ 送受信用アンテナ
１０１ 送受信切替え用のスイッチ
１１０ 受信系回路
１１１ 帯域制限フィルタ（ＦＬＴ）
１１２ 低雑音増幅回路（ＬＮＡ）
１１３ ダウンコンバート用ミキサ（ＭＩＸ）
１１４ バンドパスフィルタ（ＢＰＦ）
１１５ プログラマブル・ゲイン・アンプ（ＰＧＡ）
１１６ 復調器（ＤｅＭＯＤ）
１２０ 送信系回路
１２１ 変調器（ＭＯＤ）
１２２ アップコンバート用ミキサ（ＵＰ−ＭＩＸ）
１２３ パワーアンプ（ＰＡ）
１３０ 発振系回路
１３１ ＲＦ信号用の電圧制御発振回路（ＲＦＶＣＯ）
１３２ 中間周波数信号用の電圧制御発振回路（ＩＦＶＣＯ）
１３３ シンセサイザ（ＳＹＮ）
１３４ バッファ（ＢＦＦ）
１４０ ベースバンド信号処理回路
１５０ システムコントローラ
２００ 半導体基板
２３１，２３２，２３３ 溝型分離帯
２４０ ブロック間分離領域
２４１，２４２，２４３ 島領域
２５０，２５１，２５２，２５３ 低抵抗埋込み層
２６０，２６１，２６２，２６３ 引出し領域

Claims (7)

1. 第１発振信号および第２発振信号を生成する第１発振回路と、
   第３発振信号を生成する第２発振回路と、
   上記第１発振回路および第２発振回路の制御電圧を生成する発振制御回路と、
   アンテナより受信された信号と上記第１発振信号とを合成して周波数を変換する第１ミキサ回路と、
   上記第１ミキサ回路で周波数変換された信号を増幅する増幅回路と、
   増幅された信号を上記第３発振信号を用いて復調する復調回路と、
   上記アンテナより送信する信号と上記第２発振信号とを合成して周波数を変換する第２ミキサ回路と、
   を有する信号処理用半導体集積回路であって、
   少なくとも、上記第１ミキサ回路および上記第１発振回路と、上記第２発振回路および上記増幅回路並びに上記復調回路とを、半導体基板上において離間して配置したことを特徴とする信号処理用半導体集積回路。
2. 送信する信号を上記第３発振信号もしくは第４発振信号を用いて変調して上記第２ミキサ回路で上記第２発振信号と合成される信号を生成する変調回路と、集積回路内部を制御する制御回路とをさらに備え、上記第１ミキサ回路および上記第１発振回路と、上記第２発振回路および上記増幅回路並びに上記復調回路とは互いに離間され、それらの回路間には、上記第２ミキサ回路と上記発振制御回路と上記変調回路と上記制御回路のいずれか一つまたはそれらを組み合わせたものが配置されていることを特徴とする請求項１に記載の信号処理用半導体集積回路。
3. 上記第１ミキサ回路で周波数変換された信号と上記第２発振回路で生成された上記第３発振信号を合成することにより第２段階の周波数変換を行なう第３ミキサ回路をさらに備え、上記第１ミキサ回路および上記第１発振回路と、上記第２発振回路および上記増幅回路並びに上記復調回路および上記第３ミキサ回路とは互いに離間され、離間されたそれらの回路の間には、上記第２ミキサ回路と上記発振制御回路と上記変調回路と上記制御回路のいずれか一つまたはそれらを組み合わせたものが配置されていることを特徴とする請求項１に記載の信号処理用半導体集積回路。
4. 第１発振信号と第２発振信号とを形成する第１発振回路と、
   第３発振信号を形成する第２発振回路と、
   上記第１発振回路と上記第２発振回路供給されるべき制御電圧を形成する発振制御回路と、
   上記第１発振信号を用いて、アンテナからの信号の周波数を変換する第１ミキサ回路と、
   上記第１ミキサ回路からの出力信号を増幅する増幅回路と、
   上記第３発振信号を用いて、上記増幅回路からの出力信号を復調する復調回路と、
   上記第２発振信号を用いて、送信されるべき信号の周波数を変換する第２ミキサ回路とを有し、
   上記第１ミキサ回路と上記第１発振回路を含む第１グループと、上記第２発振回路、上記増幅回路及び上記復号回路を含む第２グループは、１つの半導体領域に形成され、互いに分離されていることを特徴とする信号処理用半導体集積回路装置。
5. 上記第１ミキサ回路と上記第１発振回路は、絶縁バンドで囲まれ、絶縁領域を介して上記半導体領域に形成された第１島領域に形成され、上記第２発振回路、上記増幅回路及び上記復号回路は、絶縁バンドで囲まれ、絶縁領域を介して上記半導体領域に形成された第２島領域に形成され、上記第１島領域は、上記第１島領域の半導体領域よりも低抵抗で、所定の電位が供給される第２半導体領域を有することを特徴とする請求項４に記載の信号処理用半導体集積回路装置。
6. 上記第２島領域は、上記第２島領域の半導体領域よりも低抵抗で、所定の電位が供給される第３半導体領域を有することを特徴とする請求項５に記載の信号処理用半導体集積回路装置。
7. 上記第１島領域と上記第２島領域との間の半導体領域に形成され、上記第１島領域と上記第２島領域との問の半導体領域よりも低抵抗で、所定の電位が供給される第４半導体領域を有することを特徴とする請求項５又は請求項６に記載の信号処理用半導体集積回路装置。

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