DE10260688B4 - Verfahren zum Erzeugen einer flachen Isolierungskerbe - Google Patents

Verfahren zum Erzeugen einer flachen Isolierungskerbe Download PDF

Info

Publication number
DE10260688B4
DE10260688B4 DE10260688A DE10260688A DE10260688B4 DE 10260688 B4 DE10260688 B4 DE 10260688B4 DE 10260688 A DE10260688 A DE 10260688A DE 10260688 A DE10260688 A DE 10260688A DE 10260688 B4 DE10260688 B4 DE 10260688B4
Authority
DE
Germany
Prior art keywords
layer
notch
dielectric layer
substrate
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE10260688A
Other languages
English (en)
Other versions
DE10260688A1 (de
Inventor
Tzu En Ho
Chang Rong Banchiau Wu
Tung-Wang Huang
Shing-Yih Shih
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of DE10260688A1 publication Critical patent/DE10260688A1/de
Application granted granted Critical
Publication of DE10260688B4 publication Critical patent/DE10260688B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31608—Deposition of SiO2
    • H01L21/31612—Deposition of SiO2 on a silicon body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31625—Deposition of boron or phosphorus doped silicon oxide, e.g. BSG, PSG, BPSG

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Formation Of Insulating Films (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Verfahren zum Erzeugen einer flachen kerbenförmigen Isolierung, umfassend die Schritte:
Bereitstellen eines Substrats (10);
Ausbilden einer Maskenschicht (20, 22, 24) auf dem Substrat (10);
Ätzen der Maskenschicht (20, 22, 24), um einen Teil des Substrats (10) freizulegen;
Ätzen eines Teils des Substrats (10), um eine Kerbe (30) auszubilden;
Ausbilden einer Deckschicht (32) auf der Innenwand der Kerbe (30);
nacheinander Abscheiden einer ersten dielektrischen Schicht (42) und einer Opferschicht (44) auf dem Substrat (10), so dass die Kerbe (30) gefüllt ist,
wobei die erste dielektrische Schicht (42) durch Hochdichte-Plasma-chemische Dampfabscheidung aufgebracht wird;
vollständiges Entfernen der Opferschicht (44) und von Teilen der ersten dielektrischen Schicht (42) aus der Kerbe (30);
Abscheiden einer zweiten dielektrischen Schicht (42') auf dem Substrat (10) derart, dass die Kerbe (30) voll gefüllt ist, wobei die zweite dielektrische Schicht (42') durch Hochdichte-Plasma-chemische Dampfabscheidung aufgetragen wird; und
Ebenen der...

Description

  • Die Erfindung betrifft ein Halbleiterverfahren und insbesondere ein Verfahren zum Erzeugen einer flachen kerbenartigen Isolation bzw. Isolierungskerbe unter Verwendung chemischer Bedampfung mit hochdichtem Plasma (HDPCVD).
  • Gegenwärtig erhöht sich mit der Entwicklung der Herstellungstechnik integrierter Halbleiterschaltkreise die Anzahl an Elementen pro Chip. Die Größe des Elements nimmt ab, je mehr der Grad an Integration zunimmt. Die bei der Herstellung von Linien eingesetzte Linienbreite nahm vom Submikrometerbereich auf ein Viertel Mikrometer oder sogar eine geringere Größe ab. Jedoch muss unabhängig von der Verringerung der Größe des Elements eine adäquate Isolation zwischen individuellen Elementen im Chip ausgebildet werden, so dass gute Elementeigenschaften erzielt werden können. Diese Technik wird Technologie zur Isolation von Vorrichtungen genannt. Die Hauptaufgabe ist es, einen Isolationsbereich auszubilden und die Größe der Isolation soweit wie möglich zu verringern, während eine gute Isolation gewährleistet bleibt, um mehr Raum für zusätzliche Elemente zu schaffen.
  • Unter verschiedenen Elementisolationstechniken sind die am stärksten verbreiteten LOCOS und Verfahren zum Erzeugen einer flachen kerbenartigen Isolation. Insbesondere wird die größte Aufmerksamkeit beim Halbleiterherstellungsverfahren auf das letztere gerichtet, da es einen kleinen Isolationsbereich aufweist und das Substratniveau aufrechterhalten kann, nachdem das Verfahren beendet ist. Beim herkömmlichen Verfahren zum Erzeugen einer flachen kerbenartigen Isolation wird eine dielektrische Schicht in der Kerbe innerhalb des Substrats unter Verwendung chemischer Bedampfung (CVD) ausgebildet. Anschließend wird der überflüssige Bereich der dielektrischen Schicht über dem Substrat durch Ätzen oder chemisch-mechanische Polierung (CMP) entfernt. Hierdurch wird eine flache kerbenartige Isolation ausgebildet. Jedoch kann die dielektrische Schicht aufgrund der verringerten Dichte und Abmessungen integrierter Schaltungen (ICs), d. h. 0,11 Mikrometer oder tiefer, nicht leicht die gesamte Kerbe füllen, wodurch die Effizienz der Elementisolation verringert wird.
  • Als Ergebnis des Füllens der gesamten Kerbe, die ein großes Längenverhältnis aufweist, wird gegenwärtig eine chemische Bedampfung mit hochdichtem Plasma (HDPCVD) anstelle der chemischen Bedampfung (CVD) dazu verwendet, eine dielektrische Schicht auf dem Substrat auszubilden. Bei einer HDPCVD wird die dielektrische Schicht unter Verwendung von O2- und SiH4-Gasen aus der Dampfphase abgeschieden.
  • Die 1A bis 1C zeigen ein herkömmliches Herstellverfahren einer flachen kerbenartigen Isolation. In 1A wird eine Oxid-Anschlußschicht 12 auf einem Substrat 10 abgeschieden, bspw. einem Si-Substrat, wobei die Dicke der Oxid-Anschlußschicht 12 etwa 5 bis 20 nm (50 bis 200 Å) beträgt. Die Oxid-Anschlußschicht 12 wird unter Verwendung thermischer Oxidation oder chemischer Bedampfung (CVD) ausgebildet. Danach wird eine Siliziumnitridschicht 14 auf der Oxid-Polsterschicht 12 unter Anwendung von CVD abgeschieden, und die Dicke der Siliziumoxidschicht 14 beträgt 50 bis 200 nm (500 bis 2000 Å). Eine Maskenschicht besteht hierdurch aus der Oxid-Anschlußschicht 12 und der Siliziumnitridschicht 14. Als nächstes wird ein Muster auf der Siliziumnitridschicht 14 und der Oxid-Anschlußschicht unter Einsatz von Photolithographie und Ätztechniken definiert, um einen Teil des Substrats 10 dort freizulegen, wo die flache kerbenartige Isolation ausgebildet ist.
  • Als nächstes wird gemäß 1B der belichtete Abschnitt des Substrats geätzt, um eine Kerbe 15 auszubilden, und die Tiefe der Kerbe 15 beträgt etwa 350 bis 500 nm (3500 bis 5000 Å). Dann wird eine dünne Auskleidungsschicht 16 auf der Seitenwand der Kerbe 15 unter Verwendung eines thermischen Oxidationsverfahrens ausgebildet, und die Dicke der Auskleidungsschicht 16 beträgt 18 nm (180 Å).
  • Wie in 1C gezeigt, wird bei einer HDPCVD eine dielektrische Schicht 18 abgeschieden und füllt die Kerbe 15, wobei O2 und SiH4 die Reaktanten sind.
  • Wie in 2 gezeigt, kann, da das Längenverhältnis der Kerbe 15 4 oder mehr beträgt, die dielektrische Schicht 18, die auf der Siliziumnitridschicht 14 abgeschieden ist, die Öffnung der Kerbe 15 in dem chemischen Bedampfungsprozess mit hochdichtem Plasma (HDPCVD) bedecken, so dass die dielektrische Schicht 18 die Kerbe 15 nicht vollständig aus füllen kann, wobei in der Kerbe ein Hohlraum ausgebildet wird.
  • Verschiedene Verfahren zum Erzeugen von flachen Isolierungskerben sind aus den US-amerikanischen Patentschriften US 6 191 004 B1 , US 6 331 472 B1 , US 6 146 971 A , US 6 146 974 A bekannt. Die US-amerikanische Patentanmeldung US 2002/0127817 A1 offenbart einen Halbleiter mit Isolierungskerben, die u. a. aus Siliziumoxid- und Siliziumnitridschichten bestehen.
  • Weiter bekannt aus der US 6 203 863 B1 ist ein Verfahren zum Auffüllen von Kerben, wobei auch Hochdichte-Plasma-chemische Dampfabscheidung zum Einsatz kommt.
  • Ein ähnliches Verfahren ist bspw. in der US 6 368 941 B1 angegeben. Gemäß dieser Druckschrift wird zunächst eine Maske auf einem Siliziumsubstrat ausgebildet. Anschließend wird ein freiliegender Bereich des Siliziumsubstrates trocken geätzt, um einen Graben im Substrat auszubilden. Der Graben wird mit einer aus Siliziumdioxid ausgekleidet und anschließend mit einem Isolationsmaterial gefüllt.
  • Demgemäß ist es eine Aufgabe der Erfindung, ein Verfahren zum Erzeugen einer flachen kerbenartigen Isolation anzugeben, um dielektrische Schichten in Kerben zu verbessern.
  • Die Aufgabe wird durch ein Verfahren gemäß dem Anspruch 1 oder 16 gelöst.
  • Zunächst wird ein Substrat bereitgestellt. Eine Maskenschicht wird auf dem Substrat ausgebildet. Die Maskenschicht wird geätzt, um einen Abschnitt des Substrats freizulegen, und der Abschnitt des Substrats wird geätzt, um eine Kerbe zu bilden. Eine Auskleidungsschicht wird auf der Innenwand der Kerbe ausgebildet. Eine erste dielektrische Schicht und eine Opferschicht werden nacheinander auf dem Substrat aufgebracht, so dass die Kerbe im Wesentlichen gefüllt ist, wobei die erste dielektrische Schicht durch chemische Bedampfung unter Verwendung hochdichten Plasmas (HDPCVD) ausgebildet wird. Ein Abschnitt der ersten dielektrischen Schicht wird von der Kerbe entfernt. Die Opferschicht wird vollständig entfernt, und das Längenverhältnis der Kerbe wird verringert. Eine zweite dielektrische Schicht wird auf dem Substrat aufgebracht, so dass die Kerbe im Wesentlichen ohne Hohlräume gefüllt ist, wobei die zweite dielektrische Schicht durch chemische Bedampfung unter Verwendung hochdichten Plasmas (HDPCVD) ausgebildet wird. Ein Abschnitt der zweiten dielektrischen Schicht wird von der Kerbe entfernt.
  • Demgemäß besteht eine andere Aufgabe der Erfindung darin, ein Verfahren zum Erzeugen einer flachen kerbenartigen Isolation unter Verwendung einer mit Bor dotierten Phosphorsilikat-Glasschicht (BPSG-Schicht) als Opferschicht anzugeben. Während der HDPCVD wird die Opferschicht so aufgebracht, dass das Längenverhältnis der Kerbe verringert wird, und die dielektrische Schicht füllt leicht die Kerbe, wobei sie BPSG-Schicht durch chemische Bedampfung im Unterdruckbereich (SAPCVD) oder chemische Bedampfung unter At mosphärendruck (APCVD) abgeschieden wird, und die BPSG-Schicht wird durch einen Fließprozess eben gemacht, um Hohlräume in der Kerbe zu füllen. Da bordotiertes Phosphorsilikatglas ein dielektrisches Material ist, kann die BPSG-Schicht in der Kerbe als ein Teil der dielektrischen Schicht verbleiben.
  • Gemäß der Erfindung kann die dielektrische Schicht in der Kerbe mit großem Längenverhältnis durch HDPCVD abgeschieden werden.
  • Zum besseren Verständnis der Erfindung wird Bezug auf die detaillierte Beschreibung zusammen mit den beigefügten Zeichnungen genommen.
  • 1A bis 1C sind Querschnitte des herkömmlichen Verfahrens zum Erzeugen einer flachen kerbenartigen Isolation;
  • 2 zeigt einen Hohlraum in der Kerbe;
  • 3 bis 12 sind Querschnitte einer Ausführungsform der Erfindung zum Erzeugen einer flachen kerbenartigen Isolation;
  • Die 3 bis 12 sind Querschnitte eines Verfahrens zum Herstellen einer flachen kerbenartigen Isolation gemäß der Erfindung. Die flache kerbenartige Isolation wird auf einem Halbleitersubstrat 10, bspw. einem Siliziumwafer, ausgebildet.
  • Zunächst wird eine Maskenschicht 20 auf dem Substrat 10 ausgebildet und die Dicke der Maskenschicht 20 beträgt etwa 20 bis 350 nm (200 bis 3500 Å). Die Maskenschicht 20 kann eine Einzel- oder Mehrfachschicht sein. Wie in 3 gezeigt, besteht die Maskenschicht aus einer Oxid-Anschlußschicht 22 und einer Siliziumnitridschicht 24. Die Oxid-Anschlußschicht ist unter Verwendung thermischer Oxidation, chemischer Bedampfung unter Atmosphärendruck (APCVD) oder chemischer Bedampfung bei Unterdruck (LPCVD) ausgebildet. Die Siliziumnitridschicht 24 ist unter Einsatz von LPCVD ausgebildet, wobei SiCl2H2 und NH3, die Reaktanten sind. Als nächstes definiert ein Photoresist (PR) (in der Fig. nicht gezeigt) den aktiven Bereich auf der Siliziumnitridschicht 24. Die Siliziumnitridschicht 24 und die Oxid-Anschlußschicht 22 werden geätzt, um das Substrat 10 freizulegen. Danach wird der freigelegte Bereich des Substrats 10 geätzt, um eine Anzahl von Kerben 30 auszubilden, und die Tiefe der Kerbe 30 beträgt 550 bis 650 nm (5500 bis 6500 Å).
  • Nach dem Ausbilden der Kerbe wird der PR (nicht gezeigt) entfernt, wie in 4 gezeigt, und eine Auskleidungsschicht wird auf der Seitenwand der Kerbe 30 ausgebildet. Die Auskleidungsschicht ist ein Isolationsmaterial, wie bspw. Siliziumnitrid oder Siliziumoxid, die unter Verwendung von LPCVD oder PECVD bei 350 bis 850°C ausgebildet ist. Die Dicke der Auskleidungsschicht beträgt etwa 20 bis 200 nm (200 bis 2000 Å). Zusätzlich kann die Auskleidungsschicht eine Verbundstruktur aus mehr als einem Isolationsmaterial sein. Gemäß dieser Ausführungsform besteht die Auskleidungsschicht 32 aus einer Siliziumoxidschicht und einer Siliziumnitridschicht, wobei die Siliziumoxidschicht auf der Seitenwand der Kerbe 30 ausgebildet ist und die Siliziumnitridschicht auf der Seitenwand und dem Boden der Kerbe abgeschieden ist. Dann wird die Siliziumnitridschicht unter Einsatz von Ionenreaktionsätzen (RIE) geätzt, wobei SF6, CF4, CHF3 oder C2F6 das Ätzmittel ist. Danach wird die Verbund-Auskleidungsschicht 32 ausgebildet.
  • Als nächstes wird, wie in 5 gezeigt, eine dielektrische Schicht 42 unter Einsatz von HDPCVD auf dem Substrat 10 abgeschieden und füllt nach und nach die Kerbe 30. Im Ergebnis wird die dielektrische Schicht 42 schnell in vertikaler Richtung abgeschieden, so dass die Öffnung der Kerbe 30 durch den Abschnitt der dielektrischen Schicht 42 ge genüber der Kerbe 30 nahezu versiegelt wird. Wie in 6 gezeigt, muss deshalb der Abschnitt der dielektrischen Schicht 42 von der Kerbe unter Einsatz chemischen Sprühätzens entfernt werden.
  • Als nächstes wird unter Wiederholung der Schritte der 5 und 6 die Dicke der dielektrischen Schicht 42 in der Kerbe 30 erhöht, wie in 7 gezeigt. In der Ausführungsform ist die dielektrische Schicht 42 Siliziumoxid und wird unter Verwendung von HDPCVD abgeschieden, wobei O2 und SiH4 die Reaktanten sind, und Ar-Plasmazerstäubung, um eine Siliziumoxidschicht mit einer Dicke von etwa 200 bis 300 nm (2000 bis 3000 Å) zu bilden.
  • Aufgrund der erhöhten Dicke der dielektrischen Schicht 42 wird auch der Abschnitt der dielektrischen Schicht 42 der Kerbe 30 dicker, und die Öffnung wird wiederum nahezu versiegelt. Tatsächlich kann der vorstehend beschriebene Prozess dabei helfen, das Längenverhältnis der Kerbe 30 zu verringern. Wenn das Längenverhältnis größer als 4 ist, ist jedoch chemisches Sprühätzen nicht effektiv für das Entfernen des Abschnitts der dielektrischen Schicht 42 von der Kerbe 30, bevor die Öffnung der Kerbe 30 versiegelt wird. Eine Opferschicht 44 wird deshalb bereitgestellt, bevor die Öffnung versiegelt wird, wie in 8 gezeigt. Die Opferschicht 44 wird auf dem Substrat 10 unter Einsatz von APCVD abgeschieden und ist aus BPSG hergestellt. Aufgrund der abgeschiedenen dielektrischen Schicht 42 wird das Längenverhältnis der Kerbe 30 verringert, und die Opferschicht füllt die Kerbe 30 leicht und vollständig. Zusätzlich kann die BPSG-Opferschicht 44 planar gemacht werden, um Hohlräume in der Kerbe 30 unter Verwendung eines Strömungsprozesses zu füllen.
  • In 9 sind die Opferschicht 44 und die dielektrische Schicht 42 unter Einsatz von Nassätzung teilweise entfernt, und die Opferschicht 44 und die dielektrische Schicht 42 in der Kerbe bleiben bestehen. Bspw. ist die dielektrische Schicht 42 aus Siliziumoxid und die Opferschicht 44 ist BPSG, so dass die BPSG-Schicht in der Kerbe 30 verbleibt, um die Siliziumoxidschicht aufgrund der Ätzselektivität zu schützen.
  • Anschließend, wie in 10 gezeigt, wird die Opferschicht 44 aus BPSG vollständig unter Einsatz von Fluorhydriddampf (VHF) entfernt.
  • Während die dielektrische Schicht 42 nur in der Kerbe 30 verbleibt, kann die andere dielektrische Schicht 42' auf dem Substrat 10 abgeschieden werden und nach und nach die Kerbe 30 füllen, wie in 11 gezeigt.
  • Schließlich wird, wie in 12 gezeigt, die flache kerbenartige Isolation vervollständigt, indem die dielektrische Schicht 42' geebnet wird, wobei der Prozess des Ebenens unter Einsatz von Ätzen oder CMP erfolgt.
  • Gemäß dem vorstehend beschriebenen Verfahren kann eine Kerbe mit einem Längenverhältnis von mehr als 6 durch wiederholtes HDPCVD durch die Schritte in den 5 bis 7 gefüllt werden.

Claims (26)

  1. Verfahren zum Erzeugen einer flachen kerbenförmigen Isolierung, umfassend die Schritte: Bereitstellen eines Substrats (10); Ausbilden einer Maskenschicht (20, 22, 24) auf dem Substrat (10); Ätzen der Maskenschicht (20, 22, 24), um einen Teil des Substrats (10) freizulegen; Ätzen eines Teils des Substrats (10), um eine Kerbe (30) auszubilden; Ausbilden einer Deckschicht (32) auf der Innenwand der Kerbe (30); nacheinander Abscheiden einer ersten dielektrischen Schicht (42) und einer Opferschicht (44) auf dem Substrat (10), so dass die Kerbe (30) gefüllt ist, wobei die erste dielektrische Schicht (42) durch Hochdichte-Plasma-chemische Dampfabscheidung aufgebracht wird; vollständiges Entfernen der Opferschicht (44) und von Teilen der ersten dielektrischen Schicht (42) aus der Kerbe (30); Abscheiden einer zweiten dielektrischen Schicht (42') auf dem Substrat (10) derart, dass die Kerbe (30) voll gefüllt ist, wobei die zweite dielektrische Schicht (42') durch Hochdichte-Plasma-chemische Dampfabscheidung aufgetragen wird; und Ebenen der zweiten dielektrischen Schicht (42'), um einen Teil der zweiten dielektrischen Schicht (42') aus der Kerbe (30) zu entfernen.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Maskenschicht (20, 22, 24) ein Oxid enthält.
  3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Maskenschicht (20, 22, 24) ein Nitrid enthält.
  4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Deckschicht (32) ein Oxid enthält.
  5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Deckschicht (32) ein Nitrid enthält.
  6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die erste dielektrische Schicht (42) ein Oxid enthält.
  7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Opferschicht (44) aus Bor dotiertem Phosphorsilikatglas ist.
  8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass es einen Strömungsprozess zum Ebenen und Füllen von Hohlräumen in der Kerbe (30) umfasst, nachdem eine Schicht (44) aus Bor dotiertem Phosphorsilikatglas abgeschieden wurde.
  9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass es das vollständige Entfernen der Schicht (44) aus Bor dotiertem Phosphorsilikatglas vor dem Abscheiden der zweiten dielektrischen Schicht (42') umfasst.
  10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass die Schicht (44) aus Bor dotiertem Phosphorsilikatglas mit Hilfe von Fluorwasserstoff-Dampf entfernt wird.
  11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass die Tiefe der Kerbe (30) etwa 550 bis 650 Nanometer beträgt.
  12. Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass die zweite dielektrische Schicht (42') ein Oxid enthält.
  13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass die zweite dielektrische Schicht (42') durch chemisch mechanisches Polieren geebnet wird.
  14. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass die zweite dielektrische Schicht (42') durch Ätzen geebnet wird.
  15. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass es ein chemisches Sprühätzen umfasst.
  16. Verfahren zum Ausbilden einer flachen kerbenförmigen Isolierung, umfassend die Schritte: Bereitstellen eines Substrats (10); Ausbilden einer Maskenschicht (20, 22, 24) auf dem Substrat (10); Ätzen der Maskenschicht (20, 22, 24), um einen Teil des Substrats (10) freizulegen; Ätzen eines Teils des Substrats (10), um eine Kerbe (30) auszubilden; Ausbilden einer Deckschicht (32) auf der Innenwand der Kerbe (30); nacheinander Abscheiden einer ersten dielektrischen Schicht (42) und einer Schicht (44) aus Bor dotiertem Phosphorsilikatglas auf dem Substrat (10) derart, dass die Kerbe (30) gefüllt ist, wobei die erste dielektrische Schicht (42) durch Hochdichte-Plasma-chemische Dampfabscheidung aufgebracht wird; vollständiges Entfernen der Schicht (44) aus Bor dotiertem Silikatglas aus der Kerbe (30) und von Teilen der ersten dielektrischen Schicht (42); Abscheiden einer Schicht (44) aus Bor dotiertem Phosphorsilikatglas zum Ebenen und Füllen von Hohlräumen in der Kerbe (30); Abscheiden einer zweiten dielektrischen Schicht (42') auf dem Substrat (10), so dass die Kerbe (30) ganz gefüllt ist, wobei die zweite dielektrische Schicht (42') durch Hochdichte-Plasma-chemische Dampfabscheidung aufgetragen wird; und Ebenen der zweiten dielektrischen Schicht (42'), um einen Abschnitt der zweiten dielektrischen Schicht (42')aus der Kerbe durch chemisch mechanisches Polieren zu entfernen.
  17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass die Maskenschicht (20, 22, 24) ein Oxid enthält.
  18. Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass die Maskenschicht (20, 22, 24) ein Nitrid enthält.
  19. Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass die Deckschicht (32) ein Oxid umfasst.
  20. Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass die Deckschicht (32) ein Nitrid umfasst.
  21. Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass die erste dielektrische Schicht (42) ein Oxid umfasst.
  22. Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass es das vollständige Entfernen der Schicht (44) aus Bor dotiertem Phosphorsilikatglas vor dem Abscheiden der zweiten dielektrischen Schicht (42') umfasst.
  23. Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass die Schicht (44) aus Bor dotiertem Phosphorsilikatglas durch Fluorwasserstoff-Dampf entfernt wird.
  24. Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass die Tiefe der Kerbe etwa 550 bis 650 nm beträgt.
  25. Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass die zweite dielektrische Schicht (42') ein Oxid umfasst.
  26. Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass es ein chemisches Sprühätzen umfasst.
DE10260688A 2002-09-23 2002-12-23 Verfahren zum Erzeugen einer flachen Isolierungskerbe Expired - Lifetime DE10260688B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW091121724A TW554472B (en) 2002-09-23 2002-09-23 A method for forming shallow trench isolation
TW91121724 2002-09-23

Publications (2)

Publication Number Publication Date
DE10260688A1 DE10260688A1 (de) 2004-04-01
DE10260688B4 true DE10260688B4 (de) 2009-12-10

Family

ID=31974950

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10260688A Expired - Lifetime DE10260688B4 (de) 2002-09-23 2002-12-23 Verfahren zum Erzeugen einer flachen Isolierungskerbe

Country Status (3)

Country Link
US (1) US6743728B2 (de)
DE (1) DE10260688B4 (de)
TW (1) TW554472B (de)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7067440B1 (en) 2001-08-24 2006-06-27 Novellus Systems, Inc. Gap fill for high aspect ratio structures
US6809033B1 (en) * 2001-11-07 2004-10-26 Fasl, Llc Innovative method of hard mask removal
US7122485B1 (en) 2002-12-09 2006-10-17 Novellus Systems, Inc. Deposition profile modification through process chemistry
US6867086B1 (en) * 2003-03-13 2005-03-15 Novellus Systems, Inc. Multi-step deposition and etch back gap fill process
US7078312B1 (en) 2003-09-02 2006-07-18 Novellus Systems, Inc. Method for controlling etch process repeatability
US7163896B1 (en) 2003-12-10 2007-01-16 Novellus Systems, Inc. Biased H2 etch process in deposition-etch-deposition gap fill
US7344996B1 (en) 2005-06-22 2008-03-18 Novellus Systems, Inc. Helium-based etch process in deposition-etch-deposition gap fill
US7279770B2 (en) * 2004-08-26 2007-10-09 Micron Technology, Inc. Isolation techniques for reducing dark current in CMOS image sensors
US7217658B1 (en) 2004-09-07 2007-05-15 Novellus Systems, Inc. Process modulation to prevent structure erosion during gap fill
US7176039B1 (en) 2004-09-21 2007-02-13 Novellus Systems, Inc. Dynamic modification of gap fill process characteristics
US7396732B2 (en) * 2004-12-17 2008-07-08 Interuniversitair Microelektronica Centrum Vzw (Imec) Formation of deep trench airgaps and related applications
US7211525B1 (en) 2005-03-16 2007-05-01 Novellus Systems, Inc. Hydrogen treatment enhanced gap fill
KR100745987B1 (ko) * 2005-08-09 2007-08-06 삼성전자주식회사 반도체 소자의 트렌치 소자 분리 영역 제조 방법
US8936995B2 (en) * 2006-03-01 2015-01-20 Infineon Technologies Ag Methods of fabricating isolation regions of semiconductor devices and structures thereof
KR100790296B1 (ko) * 2006-12-04 2008-01-02 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
KR20090016984A (ko) * 2007-08-13 2009-02-18 삼성전자주식회사 트렌치 소자분리 영역을 갖는 반도체소자 및 그 제조방법
KR100899393B1 (ko) * 2007-09-07 2009-05-27 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US8133797B2 (en) * 2008-05-16 2012-03-13 Novellus Systems, Inc. Protective layer to enable damage free gap fill
US8916950B2 (en) * 2011-10-18 2014-12-23 International Business Machines Corporation Shallow trench isolation structure having a nitride plug
EP2917930A4 (de) 2012-11-08 2016-06-29 Commissariat à l'énergie atomique et aux énergies alternatives Verfahren zur herstellung von mikroelektronischen vorrichtungen mit teilweise unter aktiven bereichen geformten isolationsgräben
CN110970345A (zh) * 2018-09-29 2020-04-07 长鑫存储技术有限公司 半导体结构及制备方法
TWI714423B (zh) * 2020-01-08 2020-12-21 華邦電子股份有限公司 半導體結構及其製造方法
CN115799160A (zh) * 2023-01-09 2023-03-14 广州粤芯半导体技术有限公司 半导体结构及其制作方法

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US93041A (en) * 1869-07-27 Improvement in dumping-wagons
US106864A (en) * 1870-08-30 Improvement in cultivators
US5098856A (en) * 1991-06-18 1992-03-24 International Business Machines Corporation Air-filled isolation trench with chemically vapor deposited silicon dioxide cap
US5726090A (en) * 1997-05-01 1998-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Gap-filling of O3 -TEOS for shallow trench isolation
US5981402A (en) * 1997-12-31 1999-11-09 United Semiconductor Corp. Method of fabricating shallow trench isolation
US6146974A (en) * 1999-07-01 2000-11-14 United Microelectronics Corp. Method of fabricating shallow trench isolation (STI)
US6146971A (en) * 1999-12-16 2000-11-14 United Microelectronics Corp Process for forming a shallow trench isolation structure
US6150238A (en) * 1999-03-04 2000-11-21 Mosel Vitelic, Inc. Method for fabricating a trench isolation
US6191004B1 (en) * 1998-12-11 2001-02-20 United Semiconductor Corp. Method of fabricating shallow trench isolation using high density plasma CVD
US6203863B1 (en) * 1998-11-27 2001-03-20 United Microelectronics Corp. Method of gap filling
US6306722B1 (en) * 1999-05-03 2001-10-23 United Microelectronics Corp. Method for fabricating shallow trench isolation structure
US6331472B1 (en) * 2000-10-11 2001-12-18 Macronix International Co., Ltd. Method for forming shallow trench isolation
US6368941B1 (en) * 2000-11-08 2002-04-09 United Microelectronics Corp. Fabrication of a shallow trench isolation by plasma oxidation
US6406975B1 (en) * 2000-11-27 2002-06-18 Chartered Semiconductor Manufacturing Inc. Method for fabricating an air gap shallow trench isolation (STI) structure
US20020127817A1 (en) * 2001-03-12 2002-09-12 Samsung Electronics Co., Ltd. Semiconductor device having trench isolation layer and a method of forming the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100319185B1 (ko) * 1998-07-31 2002-01-04 윤종용 반도체 장치의 절연막 형성 방법
US6531377B2 (en) * 2001-07-13 2003-03-11 Infineon Technologies Ag Method for high aspect ratio gap fill using sequential HDP-CVD
US6872633B2 (en) * 2002-05-31 2005-03-29 Chartered Semiconductor Manufacturing Ltd. Deposition and sputter etch approach to extend the gap fill capability of HDP CVD process to ≦0.10 microns

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US93041A (en) * 1869-07-27 Improvement in dumping-wagons
US106864A (en) * 1870-08-30 Improvement in cultivators
US5098856A (en) * 1991-06-18 1992-03-24 International Business Machines Corporation Air-filled isolation trench with chemically vapor deposited silicon dioxide cap
US5726090A (en) * 1997-05-01 1998-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Gap-filling of O3 -TEOS for shallow trench isolation
US5981402A (en) * 1997-12-31 1999-11-09 United Semiconductor Corp. Method of fabricating shallow trench isolation
US6203863B1 (en) * 1998-11-27 2001-03-20 United Microelectronics Corp. Method of gap filling
US6191004B1 (en) * 1998-12-11 2001-02-20 United Semiconductor Corp. Method of fabricating shallow trench isolation using high density plasma CVD
US6150238A (en) * 1999-03-04 2000-11-21 Mosel Vitelic, Inc. Method for fabricating a trench isolation
US6306722B1 (en) * 1999-05-03 2001-10-23 United Microelectronics Corp. Method for fabricating shallow trench isolation structure
US6146974A (en) * 1999-07-01 2000-11-14 United Microelectronics Corp. Method of fabricating shallow trench isolation (STI)
US6146971A (en) * 1999-12-16 2000-11-14 United Microelectronics Corp Process for forming a shallow trench isolation structure
US6331472B1 (en) * 2000-10-11 2001-12-18 Macronix International Co., Ltd. Method for forming shallow trench isolation
US6368941B1 (en) * 2000-11-08 2002-04-09 United Microelectronics Corp. Fabrication of a shallow trench isolation by plasma oxidation
US6406975B1 (en) * 2000-11-27 2002-06-18 Chartered Semiconductor Manufacturing Inc. Method for fabricating an air gap shallow trench isolation (STI) structure
US20020127817A1 (en) * 2001-03-12 2002-09-12 Samsung Electronics Co., Ltd. Semiconductor device having trench isolation layer and a method of forming the same

Also Published As

Publication number Publication date
US6743728B2 (en) 2004-06-01
DE10260688A1 (de) 2004-04-01
US20040058549A1 (en) 2004-03-25
TW554472B (en) 2003-09-21

Similar Documents

Publication Publication Date Title
DE10260688B4 (de) Verfahren zum Erzeugen einer flachen Isolierungskerbe
DE19935946B4 (de) Verfahren zum Ausbilden einer dielektrischen Schicht
DE10230088B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
US5795811A (en) Method for forming insulating films in semiconductor devices
DE102008016424B4 (de) Verfahren mit einem Bilden einer Kontaktloshöffnung und eines Grabens in einer dielektrischen Schicht mit kleinem ε
DE10360537B4 (de) Verfahren zum Ausbilden tiefer Isolationsgräben bei der Herstellung integrierter Schaltungen
DE10054109C2 (de) Verfahren zum Bilden eines Substratkontakts in einem Feldeffekttransistor, der über einer vergrabenen Isolierschicht gebildet ist
EP1182699B1 (de) Verfahren zur Bildung eines dicken dielektrischen Gebietes in einem Halbleitersubstrat
DE102008016425A1 (de) Verfahren zur Strukturierung einer Metallisierungsschicht durch Verringerung der durch Lackentfernung hervorgerufenen Schäden des dielektrischen Materials
DE19834917A1 (de) Verfahren zum Bilden von selbstausrichtenden Durchgängen in integrierten Schaltungen mit mehreren Metallebenen
DE19844451A1 (de) Sperrschicht und Herstellungsverfahren dafür
DE10244570A1 (de) Liner-Schicht mit geringer Stufenüberdeckung zur Verbesserung des Kontaktwiderstands bei W-Kontakten
US5382547A (en) Void free oxide fill for interconnect spaces
US5229325A (en) Method for forming metal wirings of semiconductor device
DE19920757B4 (de) Verfahren zum Bilden eines nicht-linearen Schaltelementes auf einer integrierten Schaltung und elektrische Zwischenverbindungsstruktur
DE102008054068A1 (de) Veringern von Metallhohlräumen in einem metallischen Schichtstapel eines Halbleiterbauelements durch Vorsehen einer dielektrischen Barrierenschicht
DE102004001853B3 (de) Verfahren zum Herstellen von Kontaktierungsanschlüssen
DE10162905B4 (de) Neuartiges Konsolidierungsverfahren für die Übergangskontaktätzung für DT-basierte DRAM-Bauelemente mit weniger als 150 NM
DE102006048960B4 (de) Verfahren zur Herstellung von Isolationsstrukturen mit integrierten tiefen und flachen Gräben
DE10229346B4 (de) Verfahren zur Herstellung eines Halbleiterelementes
EP1019958B1 (de) Verfahren zur ausbildung einer grabenstruktur in einem siliziumsubstrat
DE10054190A1 (de) Verfahren zum Einebnen einer Isolierung in Form eines flachen Grabens
DE102018206851A1 (de) Halbleiterbauteil mit Grabenisolation
DE69935401T2 (de) Herstellungsverfahren für ein Zwischenmetalldielektrikum aus Luft in einer integrierten Schaltung
DE10261308A1 (de) Bildung einer PBL-SiN-Barriere mit hohem Streckungsverhältnis

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R082 Change of representative

Representative=s name: HL KEMPNER PATENTANWALT, RECHTSANWALT, SOLICIT, DE

R071 Expiry of right