KR20040059928A - 반도체소자 제조시의 갭 매립방법 - Google Patents
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Abstract
본 발명은 소정의 갭이 형성된 반도체기판 전면에 HDP-CVD방식으로 상기 갭이 매립되도록 제1HDP산화막을 증착하는 단계와 상기 제1HDP산화막상에 갭 매립능력이 우수한 낮은 점성을 갖는 물질을 증착하는 단계, 상기 증착된 물질층 및 제1HDP산화막을 에치백하거나 CMP에 의해 연마하여 기판 표면을 평탄화하는 단계, 상기 제1HDP산화막위에 남아 있는 물질층을 전부 제거하는 단계 및 기판 전면에 제2HDP산화막을 증착한 후, CMP공정을 진행하는 단계를 포함하여 이루어지는 반도체소자 제조시의 갭 매립방법을 제공한다. 본 발명에 의하면, 보이드의 발생없이 기존의 HDP절연막의 특성을 그대로 이용함으로써 향후 100nm 이하급 소자에서의 소자분리막 형성공정을 안정적으로 진행할 수 있다. 따라서 신규장비의 투자를 감소시킬 수 있으며, 보이드 없는 갭 매립을 통해 안정적인 수율을 확보할 수 있다.
Description
본 발명은 절연막의 갭 매립방법에 관한 것으로, 특히 HDP-CVD 산화막과 낮은 점성(viscosity)을 갖는 물질을 이용하여 절연막의 갭을 매립하는 방법에 관한 것이다.
반도체소자의 고집적화에 따라 소자분리막의 갭 매립공정이 한층 어려워지고 있다. 현재 사용중인 HDP-CVD방식으로는 100nm 이하급 소자에 대해서는 적용이 어려워지리가 예상된다. 이는 HDP-CVD 공정의 특성에 의한 것으로, 패턴의 바닥부분에서는 스퍼터링이 이루어지고, 동시에 패턴의 윗부분에 대해서는 증착과 스퍼터링이 동시에 이루어져 삼각형 모양이 형성된다. 또한, 일정 두께 이하로 증착이 이루어지는 동안 삼각형이 형성되는 패턴 상부의 어깨 부분의 위치는 거의 변화가 없고 바닥부분이 차 올라오게 된다. 이때, 패턴의 윗부분에서 스퍼터링된 원자나 분자들이 이웃한 패턴의 어깨 부분에 재증착됨으로써 증착 프로파일이 기울어지게 된다. HDP-CVD공정에서는 일단 프로파일이 기울어지게 되면 보이드(void)가 발생하게 된다. 이러한 보이드는 소자의 신뢰성에 문제를 야기한다.
도2는 소자분리막 형성공정에서 기존의 HDP-CVD방식에서의 증착두께에 따른 프로파일의 변화를 보인 것이고, 도3은 애스펙트비 4.5이상이 되는 곳에서 발생한 보이드를 나타낸 것이다.
본 발명은 상기 문제점을 해결하기 위한 것으로써, 막질을 향상시킬 수 있는HDP공정과 갭 매립능력이 우수한 낮은 점성을 갖는 물질을 이용하여 보이드의 발생없이 절연막의 갭을 매립하는 방법을 제공하는데 목적이 있다.
도1a 내지 도1f는 본 발명의 일실시예에 의한 반도체소자의 소자분리막 형성공정을 나타낸 단면도.
도2는 기존의 HDP-CVD 방식에 의한 소자분리막 공정에서의 증착두께에 따른 프로파일을 변화를 나타낸 도면.
도3은 기존의 HDP-CVD 방식에 의한 소자분리막 공정에 있어서 애스펙트비 4.5 이상 되는 곳에서 발생하는 보이드를 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘기판 12 : 패드산화막, 패드질화막
13 : 제1HDP산화막 14 : SOG
16 : 제2HDP산화막
상기 목적을 달성하기 위한 본 발명의 절연막의 갭 매립방법은, 소정의 갭이 형성된 반도체기판 전면에 HDP-CVD방식으로 상기 갭이 매립되도록 제1HDP산화막을 증착하는 단계와 상기 제1HDP산화막상에 갭 매립능력이 우수한 낮은 점성을 갖는 물질을 증착하는 단계, 상기 증착된 물질층 및 제1HDP산화막을 에치백하거나 CMP에 의해 연마하여 기판 표면을 평탄화하는 단계, 상기 제1HDP산화막위에 남아 있는 물질층을 전부 제거하는 단계 및 기판 전면에 제2HDP산화막을 증착한 후, CMP공정을 진행하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1a 내지 도1f에 본 발명의 일실시예에 의한 소자분리막 형성공정을 공정순서에 따라 도시하였다.
먼저, 도1a에 나타낸 바와 같이 실리콘기판(11)상에 소자분리를 위한 패드산화막과 패드질화막(12)을 적층하고, 소자분리막 형성용 마스크(도시하지 않음)를 이용하여 노광 및 식각을 진행하여 실리콘기판(11)에 약 2500Å 깊이의 트렌치를형성한다. 이어서 HDP-CVD방식으로 트렌치내에 보잉(bowing)이 생기지 않을 정도로 최대한 두껍게, 예를 들면 1000~2500Å 두께로 제1HDP산화막(13)을 증착한다.
다음에 도1b에 나타낸 바와 같이 갭 매립능력이 뛰어난 낮은 점성을 갖는 절연막으로서 SOG공정을 이용하여 HSQ(hydrogen silsequioxane)계열의 무기 SOG(14)를 코팅하고 베이킹(baking) 처리한 후, 200℃~1000℃ 이하의 온도에서 큐어링(curing)한다. 이때, 유기계열의 SOG(polysiloxane)를 이용할 수 있으며, 이 경우 SOG 큐어링은 200℃~600℃ 에서 진행하거나 생략한다.
또한, SOG 대신에 포토레지스트나 유기 BARC(bottom anti-reflective coating) 또는 APL(advanced planarization layer, SiH4+H2O2반응막)을 이용할 수도 있다. 이 경우, 플로우 매립(flow fill)을 하기 위해 N2또는 Ar등의 불활성 기체 분위기에서 증착된 막에 압력을 가한다. ALP막을 이용하는 경우에는 기판온도 -20℃~100℃ 범위에서 증착한다.
이어서 도1c에 나타낸 바와 같이 상기 SOG막(14)을 에치백하거나 CMP에 의해 연마하여 제1HDP산화막(13)의 갭내에 매립된 포켓형태를 갖도록 만든다. 이때, SOG의 에치백공정은 HDP산화막과 SOG막에 대한 식각률이 패드질화막에 비해 빠른 선택비로 실시한다. HDP산화막과 SOG막은 1:1 정도의 선택비를 갖도록 SOG막을 에치백한다.
다음에 도1d에 나타낸 바와 같이 포켓형태로 남아 있는 SOG를 전부 습식식각에 의해 제거한다. 이때, SOG의 경우에는 산 계열의 에쳔트로 제거하고, 포토레지스트 또는 BARC막을 사용한 경우에는 산 또는 유기용제로 제거한다.
이어서 도1e에 나타낸 바와 같이 기판 전면에 다시 제2HDP산화막(16)을 증착한 후, CMP공정을 진행하고 패드질화막을 인산으로 벗겨내면 도1f에 나타낸 바와 같이 제2HDP산화막(16)도 포켓형태로 제1HDP산화막(13)의 갭에 남게 된다.
상기와 같이 함으로써 보이드의 발생없이 HDP산화막으로 이루어진 소자분리막을 형성할 수 있다.
한편, 본 발명의 다른 실시예로서 상기와 같이 낮은 점성을 갖는 절연막을 이용하지 않고 제1HDP산화막을 부분 증착한 후, 곧바로 CMP공정을 진행하여 HDP산화막 윗부분의 산 모양을 완전히 제거하면서 하지층위에서 연마 정지가 일어나도록 한다. CMP공정후에는 트렌치내의 슬러리를 제거하기 위해 메가소닉(megasonic) 세정 및/또는 NH4OH/H2O2/H2O의 용액을 이용한 세정을 행한다.
상기 제1HDP산화막과 제2HDP산화막 증착시 O2, SiH4등의 반응성가스와 Ar 및/또는 He 등의 비활성 가스를 이용하여 압력 30mTorr 이하, 전체 가스유량 100sccm~500sccm, O2/SiH4가스비율 1.2~4.0, 플라즈마 발생파워 1500W~6000W, 플라즈마내의 이온 바이어스 파워 500W~4000W 범위에서 증착하는 것이 바람직하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의하면, 보이드의 발생없이 기존의 HDP절연막의 특성을 그대로 이용함으로써 향후 100nm 이하급 소자에서의 소자분리막 형성공정을 안정적으로 진행할 수 있다. 따라서 신규장비의 투자를 감소시킬 수 있으며, 보이드 없는 갭 매립을 통해 안정적인 수율을 확보할 수 있다.
Claims (13)
- 소정의 갭이 형성된 반도체기판 전면에 HDP-CVD방식으로 상기 갭이 매립되도록 제1HDP산화막을 증착하는 단계;상기 제1HDP산화막상에 갭 매립능력이 우수한 낮은 점성을 갖는 물질을 증착하는 단계;상기 증착된 물질층 및 제1HDP산화막을 에치백하거나 CMP에 의해 연마하여 기판 표면을 평탄화하는 단계;상기 제1HDP산화막위에 남아 있는 물질층을 전부 제거하는 단계; 및기판 전면에 제2HDP산화막을 증착한 후, CMP공정을 진행하는 단계를 포함하는 반도체소자 제조시의 갭 매립방법.
- 제1항에 있어서,상기 소정의 갭은 실리콘기판에 소자분리를 위한 트렌치임을 특징으로 하는 반도체소자 제조시의 갭 매립방법.
- 제1항에 있어서,상기 제1HDP산화막은 상기 갭 내에 보잉(bowing)이 생기지 않을 정도로 최대한 두껍게 증착하는 것을 특징으로 하는 반도체소자 제조시의 갭 매립방법.
- 제1항에 있어서,상기 갭 매립능력이 뛰어난 낮은 점성을 갖는 물질로 SOG, 포토레지스트, 유기 BARC 또는 APL을 이용하는 것을 특징으로 하는 반도체소자 제조시의 갭 매립방법.
- 제4항에 있어서,상기 SOG는 무기계열의 SOG HSQ를 이용하거나 유기계열의 SOG를 이용하는 것을 특징으로 하는 반도체소자 제조시의 갭 매립방법.
- 제1항에 있어서,상기 물질층으로 SOG를 사용할 경우, 제1HDP산화막 위에 SOG를 코팅하고 베이킹 처리한 후, 큐어링하여 SOG막을 형성하는 것을 특징으로 하는 반도체소자 제조시의 갭 매립방법.
- 제1항에 있어서,상기 물질층으로 포토레지스트나 유기 BARC 또는 APL을 이용할 경우, N2 또는 Ar등의 불활성 기체 분위기에서 증착된 막에 압력을 가하는 것을 특징으로 하는 반도체소자 제조시의 갭 매립방법.
- 제1항에 있어서,상기 물질층으로 ALP을 이용하는 경우에는 기판온도 -20~100℃ 범위에서 증착하는 것을 특징으로 하는 반도체소자 제조시의 갭 매립방법.
- 제1항에 있어서,상기 에치백공정은 제1HDP산화막과 물질층의 선택비를 1:1 정도로 하여 실시하는 것을 특징으로 하는 반도체소자 제조시의 갭 매립방법.
- 소정의 갭이 형성된 반도체기판 전면에 HDP-CVD방식으로 상기 갭이 매립되도록 제1HDP산화막을 증착하는 단계;상기 제1HDP산화막을 CMP공정에 의해 연마하여 윗부분의 산 모양을 제거하는 단계; 및상기 제1HDP산화막위에 제2HDP산화막을 증착한 후, CMP공정을 진행하는 단계를 포함하는 반도체소자 제조시의 갭 매립방법.
- 제10항에 있어서,상기 제1HDP산화막의 CMP공정후에 남아 있는 슬러리를 제거하기 위한 세정단계가 더 포함되는 것을 특징으로 하는 반도체소자 제조시의 갭 매립방법.
- 제11항에 있어서,상기 세정단계에서 메가소닉(megasonic) 세정 및/또는 NH4OH/H2O2/H2O의 용액을 이용한 세정을 행하는 것을 특징으로 하는 반도체소자 제조시의 갭 매립방법.
- 제1항 및 제10항에 있어서,상기 제1HDP산화막과 제2HDP산화막 증착시 O2, SiH4 등의 반응성가스와 Ar 및/또는 He 등의 비활성 가스를 이용하여 압력 30mTorr 이하, 전체 가스유량 100~500sccm, O2/SiH4 가스비율 1.2~4.0, 플라즈마 발생파워 1500~6000W, 플라즈마내의 이온 바이어스 파워 500~4000W 범위에서 증착하는 것을 특징으로 하는 반도체소자 제조시의 갭 매립방법.
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