KR20020043908A - 반도체소자의 소자 분리막 형성 방법 - Google Patents

반도체소자의 소자 분리막 형성 방법 Download PDF

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Abstract

본 발명은 디싱을 방지하도록 한 소자 분리막의 형성 방법에 관한 것으로, 이를 위한 본 발명은 반도체기판상에 패드질화막을 형성하는 단계, 상기 패드질화막과 상기 반도체기판을 선택적으로 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 포함한 패드질화막상에 절연막을 형성하는 단계, 상기 트렌치 중심부의 상기 절연막상에만 디싱방지 패턴을 형성하는 단계, 및 상기 패드질화막을 연마타겟으로 화학적기계적연마하여 상기 트렌치에 매립되는 소자분리막을 형성하는 단계를 포함하여 이루어진다.
본 발명은 트렌치 중심부 상부에만 패드질화막과 유사한 연마속도를 가지는 디싱방지패턴을 형성하여 후속 화학적기계적연마시 디싱 현상을 방지할 수 있다.

Description

반도체소자의 소자 분리막 형성 방법{METHOD FOR FORMING ISOLATION LAYER IN SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 화학적기계적연마시 디싱을 방지하도록 한 반도체소자의 소자분리막 형성 방법에 관한 것이다.
일반적으로 반도체소자의 트랜지스터 제조시, 각각의 트랜지스터를 전기적으로 격리시키기 위해 ISO(Isolation) 공정을 적용하며, 최근에는 트렌치(Trench)를 이용한 STI(Shallow Trench Isolation) 공정을 주로 적용한다.
도 1a 내지 도 1b는 종래기술에 따른 소자분리막의 제조 방법을 간략히 도시한 도면으로서, STI 공정을 도시하고 있다.
도 1a에 도시된 바와 같이, 반도체기판(11)상에 패드산화막(12), 패드질화막(13)을 순차적으로 형성한 다음, 패드질화막(13)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 소자 분리마스크를 형성한다. 계속해서, 소자분리마스크를 이용하여 패드질화막(13) 및 패드산화막(12)을 순차적으로 식각하여 반도체기판(11)의 소자분리영역을 노출시킨다.
계속해서, 노출된 반도체기판(11)의 소자분리영역을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치를 포함한 반도체기판(11)상에 트렌치 매립용으로 갭필(Gapfill) 특성이 우수한 HDP CVD(High Density Plasma Chemical Vapor Deposition)-산화막(이하 '고밀도 플라즈마 산화막'이라 약칭함)(14)을 증착한다. 이 때, 고밀도 플라즈마 산화막(14)은 패드질화막(13)의 상부로 소정 두께만큼 증착되어 하부의 트렌치를 충분히 매립시키며, 패드질화막(13)의 상부에는 고밀도 플라즈마 산화막의 고유 증착 특성으로 인해 산모양으로 증착된다.
도 1b에 도시된 바와 같이, 패드질화막(13)을 소정 두께만큼 잔류시키는 타겟으로 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여 트렌치에 매립되는 소자분리막(15)을 형성한다. 이 때, 화학적기계적연마 후 패드질화막(13a)이 잔류한다.
그러나, 화학적기계적연마 공정 적용시, 고밀도플라즈마산화막(14)과 패드질화막(13)의 선택비의 차이에 의해 소자분리막(15)의 상측 부분이 밑으로 꺼지는 디싱(16)이 발생하며, 이러한 디싱(16)은 STI 특성을 악화시키며 반도체소자의 전기적 특성을 저하시키는 원인이 된다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 트렌치를 이용한 소자분리막 형성시 화학적기계적연마 공정으로 초래되는 디싱 현상을 방지하는데 적합한 소자분리막의 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b는 종래기술에 따른 소자 분리막의 형성 방법을 도시한 도면,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 소자 분리막의 형성 방법을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 패드산화막
23 : 패드질화막 24 : 트렌치
25 : 고밀도 플라즈마 산화막 26 : 반사방지막
27 : 감광막 28 : 디싱방지 패턴
29 : 소자분리막
상기 목적을 달성하기 위한 본 발명의 소자 분리막의 형성 방법은 반도체기판상에 패드질화막을 형성하는 단계, 상기 패드질화막과 상기 반도체기판을 선택적으로 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 포함한 패드질화막상에 절연막을 형성하는 단계, 상기 트렌치 중심부의 상기 절연막상에만 디싱방지 패턴을 형성하는 단계, 및 상기 패드질화막을 연마타겟으로 화학적기계적연마하여 상기 트렌치에 매립되는 소자분리막을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 소자 분리막의 형성 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 반도체기판(21)상에 패드산화막(22), 패드질화막(23)을 순차적으로 형성한 다음, 패드질화막(23)상에 감광막(도시 생략)을 도포하고 노광 및 현상으로 패터닝하여 소자분리마스크를 형성한다. 계속해서, 소자분리마스크를 이용하여 하부의 패드질화막(23), 패드산화막(22)을 순차적으로 식각한 다음, 패드산화막(22) 식각으로 노출된 반도체기판(21)을 소정 깊이만큼 식각하여 트렌치(24)를 형성한다.
도 2b에 도시된 바와 같이, 트렌치(24)를 포함한 패드질화막(23) 상부에 고밀도 플라즈마 산화막(25)을 증착하는데, 트렌치(24)의 깊이(d)만큼만 고밀도 플라즈마 산화막(25)을 증착한다. 이 때, 고밀도 플라즈마 산화막(25)의 증착 특성으로 인해 패드질화막(23) 상부에는 산모양으로 증착되며, 트렌치(24)를 매립시킬 때 패드질화막(23) 상부에 산모양이 형성되도록 고밀도 플라즈마 산화막(25)의 증착 두께를 조절한다.
고밀도 플라즈마 산화막(25)상에 반사방지막(Anti Reflective Coating)(26)을 형성한후, 반사방지막(26)상에 감광막(27)을 도포하고 노광 및 현상으로 패터닝하여 트렌치의 중심부 상부에만 감광막(27)을 잔류시키고 패드질화막(23) 상부에는 감광막을 잔류시키지 않는다.
도 2c에 도시된 바와 같이, 잔류하는 감광막패턴(27)을 이용하여 하부의 반사방지막(26)을 제거하고, 감광막(27)을 스트립하면 트렌치(24)의 중심부 상부에만 디싱방지 패턴(28)이 형성된다.
도 2d에 도시된 바와 같이, 패드질화막(23)을 소정 두께만큼 잔류시키는 타겟(A)으로 고밀도 플라즈마 산화막(25)을 화학적기계적연마하여 소자분리막(29)을 형성한다. 이 때, 트렌치(24)의 중심부 상부에 잔류하는 디싱방지 패턴(28)은 패드질화막(23)과 유사한 연마속도를 가지므로 화학적기계적연마시 디싱방지용으로 이용되며, 화학적기계적연마후 모두 제거된다. 미설명 도면부호 23a는 잔류하는 패드질화막이다.
이와 같이 트렌치의 중심부 상부에 패드질화막과 유사한 연마속도를 가지는 반사방지막을 형성하면, 패드질화막과 유사한 연마속도로 화학적기계적연마 공정이 진행되어 소자분리막 상부의 디싱을 방지한다.
후속 공정으로 패드질화막(23a)과 패드산화막(22)을 제거한다.
본 발명의 실시예에서는 고밀도 플라즈마 산화막을 이용하여 트렌치를 매립시켰으나, 다른 갭필산화막으로서 PE-TEOS(Plasma Enhanced Tetra Etyl Ortho Silicate) 또는 BPSG(Boro Phospho Silicate Glass) 중 어느 하나를 이용하는 경우에 트렌치 중심부 상부에 디싱 방지용 반사방지막을 형성하여 화학적기계적연마로인한 디싱을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 소자 분리막의 형성 방법은 고밀도 플라즈마 산화막 증착과 화학적기계적연마를 이용한 평탄화 공정시 발생하는 디싱을 구조적으로 방지하므로써 STI 특성을 향상시켜 반도체소자의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (6)

  1. 트렌치 구조의 소자분리막 형성 방법에 있어서,
    반도체기판상에 패드질화막을 형성하는 단계;
    상기 패드질화막과 상기 반도체기판을 선택적으로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 패드질화막상에 절연막을 형성하는 단계;
    상기 트렌치 중심부의 상기 절연막상에만 디싱방지 패턴을 형성하는 단계; 및
    상기 패드질화막을 연마타겟으로 화학적기계적연마하여 상기 트렌치에 매립되는 소자분리막을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 소자 분리막의 형성 방법.
  2. 제 1 항에 있어서,
    상기 절연막을 형성하는 단계는,
    상기 절연막은 상기 트렌치의 깊이만큼 형성되는 것을 특징으로 하는 소자 분리막의 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 절연막은 고밀도 플라즈마 산화막을 이용하는 것을 특징으로 하는 소자분리막의 형성 방법.
  4. 제 1 항에 있어서,
    상기 디싱방지 패턴을 형성하는 단계는,
    상기 절연막상에 디싱방지막을 형성하는 단계;
    상기 디싱방지막상에 감광막을 도포하고 노광 및 현상으로 패터닝하는 단계; 및
    상기 패터닝된 감광막을 마스크로 하여 상기 디싱방지막을 식각하여 상기 트렌치 중심부의 상기 절연막상에만 상기 디싱방지 패턴을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 소자 분리막의 형성 방법.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 디싱방지 패턴은 상기 패드질화막과 유사한 연마속도를 가지는 반사방지막을 이용하는 것을 특징으로 하는 소자 분리막의 형성 방법.
  6. 제 1 항에 있어서,
    상기 화학적기계적연마후, 상기 디싱방지 패턴은 제거되는 것을 특징으로 하는 소자 분리막의 형성 방법.
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