KR100620064B1 - 반도체장치의 스토리지노드콘택 형성 방법 - Google Patents

반도체장치의 스토리지노드콘택 형성 방법 Download PDF

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Abstract

본 발명은 스토리지노드콘택의 고립화 공정시 발생하는 뾰족한 첨점형 패턴을 평탄화시킬 수 있고, 슬러리 잔류물의 영향을 최소화할 수 있는 반도체장치의 스토리지노드콘택 형성 방법을 제공하기 위한 것으로, 본 발명의 반도체장치의 스토리지노드콘택 형성 방법은 에치백을 통해 스토리지노드콘택을 형성한 후 첨점형 패턴을 제거하기 위해 추가로 화학적기계적연마(CMP)를 진행할 때, 첨점형 패턴과 첨점형 패턴의 주변물질의 연마속도가 동일한 슬러리(선택비가 없는 슬러리)를 이용하거나 또는 첨점형 패턴의 주변물질에 비해 첨점형 패턴의 연마속도가 더 빠른 역선택비의 슬러리를 이용하여 진행하므로써, 비트라인패턴(BL)과 스토리지노드콘택 계면의 뾰족한 첨점형 패턴을 평탄화시켜 스토리지노드콘택의 디싱을 제거할 수 있는 효과가 있다.
화학적기계적연마, 첨점형 패턴, 슬러리, 역선택비, 디싱

Description

반도체장치의 스토리지노드콘택 형성 방법{METHOD FOR FORMING STORAGENODE CONTACT IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 종래기술에 따른 반도체장치의 스토리지노드콘택 형성 방법을 도시한 공정 단면도.
도 2는 본 발명의 실시예에 따른 반도체장치의 스토리지노드콘택 형성 방법을 도시한 공정 흐름도,
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체장치의 스토리지노드콘택 형성 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22 : 제1층간절연막(ILD1)
23 : 텅스텐비트라인 24 : 하드마스크질화막
25 : 비트라인스페이서 26 : 제2층간절연막(ILD2)
28 : 스토리지노드콘택홀 29 : 스토리지노드콘택
본 발명은 반도체장치 제조 기술에 관한 것으로, 특히 반도체장치의 스토리지노드콘택 형성 방법에 관한 것이다.
일반적으로 반도체소자 제조시 트랜지스터의 소스/드레인에 연결된 콘택(contact)을 통해 캐패시터 및 비트라인과의 전기적 동작이 가능하다.
최근에 반도체 소자의 집적도가 증가함에 따라 게이트라인과 같은 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 자기정렬콘택(Self Aligned Contact; SAC) 공정을 진행하고 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 스토리지노드콘택 형성 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 소정 공정이 완료된 기판(11) 상부에 제1층간절연막(ILD1, 12)을 증착한 후, 제1층간절연막(12) 상에 텅스텐비트라인(Bitline W, 13), 하드마스크질화막(Hardmask Nitride, 14)의 순서로 적층된 비트라인패턴(BL)을 복수개 형성한다. 여기서, 하드마스크질화막(14)은 플라즈마 질화막(Plasma Enhanced CVD Nitride; PE nitride)이다.
다음으로, 비트라인패턴(BL)의 양측벽에 접하는 비트라인스페이서(15)를 형성한 후, 비트라인패턴(BL) 사이를 충분히 채울때까지 전면에 제2층간절연막(ILD2, 16)을 증착한다. 여기서, 비트라인스페이서(15)는 저압질화막(Low Pressure CVD Nitride; LP nitride)이다.
계속해서, 제2층간절연막(16)에 대해 1차 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정(이하 '1차 ILD2 CMP'라고 약칭함)을 진행하여 제2층간절연막(16)을 평탄화시킨다.
도 1b에 도시된 바와 같이, 1차 ILD2 CMP 공정이 진행된 제2층간절연막(16)에 대해 비트라인패턴(BL)의 상부에서 연마가 정지되는 타겟으로 2차 ILD2 CMP 공정을 진행하여 제2층간절연막(16)을 평탄화시킨다.
따라서, 제2층간절연막(16)은 비트라인패턴(BL) 사이에서 균일하게 잔류하고 비트라인패턴(BL) 상부에서는 잔류하지 않는다.
도 1c에 도시된 바와 같이, 비트라인패턴(BL) 사이의 제2층간절연막(16)을 선택적으로 식각하는 자기정렬콘택 식각 공정을 진행하여 비트라인패턴(BL) 사이의 기판(11) 상부를 개방시키는 스토리지노드콘택홀(17)을 형성한다.
도 1d에 도시된 바와 같이, 스토리지노드콘택홀(17)을 채울때까지 전면에 폴리실리콘막을 증착한 후, 에치백(Etchback)을 이용한 폴리실리콘막의 분리 공정을 진행하여 비트라인 패턴(BL) 사이에 매립되어 이웃한 스토리지노드콘택(18)과 서로 고립화되는 스토리지노드콘택(18)을 형성한다.
도 1e에 도시된 바와 같이, 스토리지노드콘택(18)에 대해 다시 CMP 공정을 진행한다.
전술한 바와 같이, 종래 기술은 반도체장치 제조 공정 중 패턴밀도가 낮은 주변영역의 디싱(Dishing)을 해결하고, 웨이퍼 전면에 걸쳐 평탄화를 유지하기 위 하여 비트라인패턴(BL)의 상부에서 연마가 정지하는 '2차 ILD2 CMP' 공정을 진행하고 있다. 이로써, 패턴밀도가 낮은 주변영역에서 발생된 디싱 T1이 T2(T1 〉T2)만큼 낮아진다.
이후, 스토리지노드콘택(18)을 고립화하기 위하여 에치백 공정을 진행하고 있으며, 이때 에치백공정에서 비트라인패턴의 하드마스크로 사용된 플라즈마질화막과 비트라인스페이서로 사용된 저압질화막간의 식각선택비 차이에 의하여 비트라인과 스토리지노드콘택 계면에서 뾰족한 첨점형 패턴이 형성되고 있다. 이로써, 'T3'만큼의 스토리지노드콘택의 디싱이 발생한다.
이를 해결하기 위하여 산화막용 슬러리를 이용하여 추가로 CMP 공정을 진행하고 있다. 즉, 스토리지노드콘택의 고립화 공정을 에치백공정과 CMP 공정의 2스텝(Two step)으로 진행한다.
그러나, 종래기술은 뾰족한 첨점형 패턴을 제거하기 위한 CMP 공정을 진행하더라도 여전히 뾰족한 첨점형 패턴이 사라지지 않고 스토리지노드콘택의 디싱이 심화되는 문제를 유발한다. 즉, 스토리지노드콘택(18)으로 사용된 폴리실리콘의 연마속도가 제2층간절연막(16) 및 하드마스크질화막(14)/비트라인스페이서(15)의 연마속도에 비해 빠르므로 스토리지노드콘택(18)의 디싱이 'T5'만큼 심화되고(T5 〉T3), 슬러리 잔류물이 'T5'의 디싱영역에 존재하여 후속 세정공정에서도 쉽게 제거되지 않고 잔류하여 콘택페일을 발생시킨다.
또한, 패턴밀도가 낮은 주변영역의 디싱이 'T4' 정도(T4 〉T2)로 더욱 악화되는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 스토리지노드콘택의 고립화 공정시 발생하는 뾰족한 첨점형 패턴을 평탄화시킬 수 있고, 슬러리 잔류물의 영향을 최소화할 수 있는 반도체장치의 스토리지노드콘택 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치의 스토리지노드콘택 형성 방법은 소정공정이 완료된 기판 상부에 제1층간절연막을 형성하는 단계, 상기 제1층간절연막 상에 최상부에 하드마스크질화막을 포함하는 비트라인패턴을 형성하는 단계, 상기 비트라인패턴의 양측벽에 접하는 질화막계 비트라인스페이서를 형성하는 단계, 상기 비트라인패턴 사이를 채울때까지 전면에 제2층간절연막을 형성하는 단계, 상기 비트라인패턴의 표면에서 연마가 정지할 때까지 상기 제2층간절연막을 두번에 걸쳐 제1화학적기계적연마를 진행하여 평탄화시키는 단계, 상기 제2층간절연막과 제1층간절연막을 선택적으로 식각하여 상기 비트라인패턴 사이의 기판 표면을 개방시키는 스토리지노드콘택홀을 형성하는 단계, 상기 스토리지노드콘택홀을 채우는 도전막을 형성하는 단계, 상기 도전막을 에치백하여 상기 스토리지노드콘택홀에 매립되는 스토리지노드콘택을 형성하는 단계, 및 상기 도전막 에치백시 발생된 첨점형 패턴을 제거하도록 추가로 제2화학적기계적연마를 진행하되, 상기 첨점형 패턴과 상기 첨점형 패턴의 주변물질의 연마속도가 동일한 슬러리를 이용하여 진행하는 단계를 포함하는 것을 특징으로 하며, 상기 제2화학적기계적연마는 상기 제2층간절연막, 상기 스토리지노드콘택 및 상기 하드마스크질화막/비트라인스페이서에 대해 동일한 연마속도로 연마하는 슬러리를 이용하는 것을 특징으로 하고, 상기 제2화학적기계적연마는 상기 하드마스크질화막/비트라인스페이서 대비 상기 제2층간절연막 및 상기 스토리지노드콘택의 연마선택비가 1:1인 슬러리를 이용하는 것을 특징으로 하며, 상기 제2화학적기계적연마시 사용하는 슬러리의 pH는 2∼11 범위이고, 상기 슬러리에 포함된 연마제는 실리카(SiO2), 알루미나(Al2O3), 세리아(CeO2) 또는 지르코니아(ZrO2) 중에서 선택되며, 상기 슬러리에 첨가되는 첨가제는 질산(HNO3) 또는 인산(H3PO4)을 사용하는 것을 특징으로 하고, 상기 제2화학적기계적연마시 연마압력은 1psi∼10psi이고, 연마테이블의 속도는 10rpm∼100rpm으로 하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치의 스토리지노드콘택 형성 방법은 소정 공정이 완료된 기판 상부에 제1층간절연막을 형성하는 단계, 상기 제1층간절연막 상에 최상부에 하드마스크질화막을 포함하는 비트라인패턴을 형성하는 단계, 상기 비트라인패턴의 양측벽에 접하는 질화마계 비트라인스페이서를 형성하는 단계, 상기 비트라인패턴 사이를 채울때까지 전면에 제2층간절연막을 형성하는 단계, 상기 비트라인패턴의 표면에서 연마가 정지할 때까지 상기 제2층간절연막을 두번에 걸쳐 화학적기계적연마하여 평탄화시키는 단계, 상기 제2층간절연막과 제1층간절연막을 선택적으로 식각하여 상기 비트라인패턴 사이의 기판 표면을 개방시키는 스토리지노드 콘택홀을 형성하는 단계, 상기 스토리지노드콘택홀을 채우는 도전막을 형성하는 단계, 상기 도전막을 에치백하여 스토리지노드콘택을 형성하는 단계, 및 상기 도전막 에치백시 발생된 첨점형 패턴을 제거하도록 추가로 화학적기계적연마를 진행하되, 상기 첨점형 패턴의 주변물질에 비해 상기 첨점형 패턴의 연마속도가 더 빠른 역선택비의 슬러리를 이용하여 진행하는 단계를 포함하는 것을 특징으로 하며, 상기 제2화학적기계적연마는 상기 제2층간절연막 및 상기 스토리지노드콘택에 대해 상기 하드마스크질화막/비트라인스페이서의 연마속도가 더 빠른 슬러리를 이용하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체장치의 스토리지노드콘택 형성 방법을 도시한 공정 흐름도이다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체장치의 스토리지노드콘택 형성 방법은 크게, 제1층간절연막(ILD1)까지 형성된 기판 준비 공정(S1), 비트라인패턴 형성 공정(S2), 비트라인스페이서 형성 공정(S3), 제2층간절연막(ILD2) 형성 공정(S4), 1,2차 ILD2 CMP 공정(S5), 스토리지노드콘택홀 공정(S6), 폴리실리콘막 증착 공정(S7), 폴리실리콘막의 에치백을 통해 스토리지노드콘택을 형성하는 공정(S8), 선택비가 없거나 역선택비의 슬러리를 이용한 스토리지노드콘택 CMP 공정(S9)의 순서로 진행한다.
도 2에 도시된 것처럼, 본 발명은 스토리지노드콘택 고립화 공정시, 폴리실리콘막의 에치백을 통해 스토리지노드콘택을 형성하는 공정(S8)과 스토리지노드콘택 CMP 공정(S9)의 2스텝으로 진행한다.
여기서, 스토리지노드콘택 CMP 공정(S9)은 선택비가 없거나 역선택비의 슬러리를 이용하여 진행한다. 즉, 선택비가 없거나 역선택비의 슬러리(Slurry)라 함은, 제2층간절연막(산화막), 스토리지노드콘택(폴리실리콘막) 및 비트라인하드마스크/비트라인스페이서(질화막)에 대한 선택비가 없거나 질화막의 연마속도가 산화막 및 폴리실리콘막에 비해 빠른 것을 의미한다. 여기서, 산화막, 폴리실리콘막 및 질화막에 대한 선택비가 없는 슬러리는, 산화막, 폴리실리콘막 및 질화막에 대해 동일한 연마속도로 CMP 공정을 진행하는 슬러리이다.
위와 같이, 선택비가 없거나 역선택비의 슬러리를 이용하여 스토리지노드콘택 CMP 공정(S9)을 진행하면, 셀영역에서는 식각공정의 선택비 차이에서 발생하는 비트라인과 스토리지노드콘택 계면에서 발생하는 뾰족한 첨점형 패턴을 평탄화시키며, 아울러 스토리지노드콘택의 디싱이 완화되고 슬러리 잔류물이 존재하지 않게되어 디싱 프리(Dishing free)의 평탄화가 가능하다.
그리고, 주변영역을 살펴보면, 선택비가 없는 슬러리를 사용하여 패턴밀도가 낮은 주변영역의 디싱이 2차 ILD2 CMP에서 발생한 디싱에 비해 감소되어 광역 평탄화가 가능하다.
이하, 도 3a 내지 도 3e를 참조하여 도 2에 따른 스토리지노드콘택의 형성 방법을 자세히 설명하기로 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체장치의 스토리지노드콘택 형성 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 셀영역과 주변영역이 정의된 소정 공정이 완료된 기판(21) 상부에 제1층간절연막(ILD1, 22)을 증착한다. 여기서, 기판(21)은 실리콘기판, 랜딩플러그가 형성된 실리콘기판일 수 있으며, 제1층간절연막(22)은 BPSG, USG, TEOS, HDP 산화막 등의 실리콘산화막계 산화막이다.
이어서, 제1층간절연막(22) 상에 텅스텐비트라인(Bitline W, 23), 하드마스크질화막(Hardmask Nitride, 24)의 순서로 적층된 비트라인패턴(BL)을 복수개 형성한다. 여기서, 하드마스크질화막(24)은 플라즈마 질화막(Plasma Enhanced CVD Nitride; PE nitride)이다.
그리고, 셀영역이라함은 DRAM에서 트랜지스터와 캐패시터가 형성되는 지역으로서 비트라인패턴의 패턴밀도가 높은 지역이고, 주변영역은 트랜지스터만 형성되는 지역으로서 비트라인패턴의 패턴밀도가 낮은 지역이다.
다음으로, 비트라인패턴(BL)의 양측벽에 접하는 비트라인스페이서(25)를 형성한 후, 비트라인패턴(BL) 사이를 충분히 채울때까지 전면에 제2층간절연막(ILD2, 26)을 증착한다. 여기서, 비트라인스페이서(25)는 저압질화막(Low Pressure CVD Nitride; LP nitride)이고, 제2층간절연막(26)은 BPSG, USG, TEOS, HDP 산화막 등의 실리콘산화막계 산화막이다.
계속해서, 제2층간절연막(26)에 대해 1차 CMP(Chemical Mechanical Polishing) 공정(이하 '1차 ILD2 CMP'라고 약칭함)을 진행하여 제2층간절연막(26) 을 평탄화시킨다.
위와 같은 1차 ILD2 CMP 공정후에 패턴밀도가 높은 셀영역에서는 제2층간절연막(26)이 균일하게 평탄화되나, 패턴밀도가 낮은 주변영역에서는 'T11'의 디싱이 발생하는 것을 피할 수 없다.
위와 같이 주변영역에서 발생된 디싱(T11)의 정도를 완화시키기 위해 도 3b에 도시된 바와 같이, 1차 ILD2 CMP 공정이 진행된 제2층간절연막(26)에 대해 비트라인패턴(BL)의 표면(즉, 하드마스크질화막(24))에서 연마가 정지되는 타겟(Bitline stop ILD2 CMP)으로 2차 ILD2 CMP 공정을 진행하여 제2층간절연막(26)을 평탄화시킨다.
따라서, 2차 ILD2 CMP 공정후에, 비트라인패턴의 최상부층인 하드마스크질화막(24)이 노출되고, 제2층간절연막(26)은 비트라인패턴(BL) 사이에서 균일하게 잔류하고 비트라인패턴(BL) 상부에서는 잔류하지 않는다.
위와 같이 2차 ILD2 CMP 공정을 진행한다고 하더라도, 패턴밀도가 낮은 주변영역에서는 1차 ILD2 CMP 공정후보다는 완화된 'T12'만큼의 디싱(T12 〈 T11)이 발생되는 것을 피할 수 없다.
상기한 1,2차 ILD2 CMP 공정시에 사용하는 슬러리 및 연마조건에 대해 자세히 살펴보면 다음과 같다.
먼저, 슬러리의 pH는 6∼11 범위로서, 산화막 대비 질화막의 연마선택비가 1:20∼1:50 범위이다.
그리고, 슬러리에 포함된 연마제는 실리카(SiO2), 알루미나(Al2O3), 세리아(CeO2) 또는 지르코니아(ZrO2) 중에서 선택된다.
그리고, CMP 공정시 연마압력은 1psi∼10psi이고, 연마테이블의 속도는 10rpm∼ 100rpm으로 한다.
도 3c에 도시된 바와 같이, 비트라인패턴(BL) 사이의 제2층간절연막(26)과 제1층간절연막(22)을 선택적으로 식각하는 자기정렬콘택(Self Aligned Contact; SAC) 식각 공정을 진행하여 비트라인패턴(BL) 사이의 기판(21) 표면을 개방시키는 스토리지노드콘택홀(28)을 형성한다.
위와 같이 스토리지노드콘택홀(28)을 형성하기 위한 자기정렬콘택식각 공정은 셀영역에서만 진행되는 것으로, 주변영역 상부에는 감광막을 이용한 콘택마스크(27)를 미리 형성해주어 주변영역에서는 식각공정이 진행되지 않도록 한다.
한편, 스토리지노드콘택홀(28)을 형성하기 위한 자기정렬콘택식각 공정은 하드마스크 물질을 이용하여 진행할 수도 있는데, 이를 테면, 하드마스크를 먼저 형성한 후 하드마스크 상에 콘택마스크를 형성하고, 콘택마스크로 하드마스크를 식각한 후 하드마스크를 식각배리어로 제2층간절연막(26)을 식각하는 것이다.
위와 같이 스토리지노드콘택홀(28) 형성시 사용하는 하드마스크 물질로는 폴리실리콘막 또는 질화막 물질(SiN, TiN, AlN, BN, TaN)을 사용하고, 이들 하드마스크 물질은 스퍼터링법, 화학기상증착법(CVD) 또는 단원자증착법(ALD)을 이용하여 100Å∼5000Å 두께로 형성한다.
도 3d에 도시된 바와 같이, 콘택마스크(27)를 제거한 후, 스토리지노드콘택홀(28)을 채울때까지 전면에 폴리실리콘막을 증착하고, 폴리실리콘막의 에치백(Etchback)을 이용한 폴리실리콘막의 분리 공정을 진행하여 비트라인 패턴(BL) 사이에 매립되어 이웃한 스토리지노드콘택(29)과 서로 고립화되는 스토리지노드콘택(29)을 형성한다.
위와 같은 폴리실리콘막 에치백 공정을 통해 스토리지노드콘택(29)을 형성한 후에는, 에치백공정에서 비트라인패턴(BL)의 하드마스크질화막(24)으로 사용된 플라즈마질화막과 비트라인스페이서(25)로 사용된 저압질화막간의 식각선택비 차이에 의하여 비트라인패턴(BL)과 스토리지노드콘택(29) 계면에서 뾰족한 첨점형 패턴이 형성되는 것을 피할 수 없다. 이와 같은 뾰족한 첨점형 패턴에 의해 'T13'만큼의 스토리지노드콘택(29)의 디싱이 발생한다.
전술한 'T13'의 스토리지노드콘택(29)의 디싱을 완화시키기 위해, 도 3e에 도시된 바와 같이, 스토리지노드콘택(29)에 대해 다시 CMP 공정(즉, 스토리지노드콘택 CMP 공정)을 진행한다.
상기 스토리지노드콘택 CMP 공정은, 선택비가 없거나 역선택비의 슬러리를 이용하여 진행한다. 즉, 선택비가 없거나 역선택비의 슬러리(Slurry)라 함은, 제2층간절연막(26)으로 사용된 산화막, 스토리지노드콘택(20)으로 사용된 폴리실리콘막 및 하드마스크질화막/비트라인스페이서(24/25)로 사용된 플라즈마질화막/저압질화막에 대한 선택비가 없거나 질화막의 연마속도가 산화막 및 폴리실리콘막에 비해 빠른 것을 의미한다. 여기서, 산화막, 폴리실리콘막 및 질화막에 대한 선택비가 없 는 슬러리는, 산화막, 폴리실리콘막 및 질화막에 대해 동일한 연마속도로 CMP 공정을 진행하는 슬러리이다.
위와 같이, 선택비가 없거나 역선택비의 슬러리를 이용하여 스토리지노드콘택 CMP 공정을 진행하면, 셀영역에서는 식각공정의 선택비 차이로 인해 발생하는 비트라인패턴(BL)과 스토리지노드콘택(29) 계면의 뾰족한 첨점형 패턴을 평탄화시킬 수 있다.
아울러, 스토리지노드콘택 CMP 공정시에 선택비가 없거나 역선택비의 슬러리를 이용하므로서, 스토리지노드콘택(29)의 디싱이 제거되고, 슬러리 잔류물이 존재하지 않게되어 디싱 프리(Dishing free)의 평탄화가 가능하다.
그리고, 주변영역을 살펴보면, 선택비가 없는 슬러리를 사용하여 패턴밀도가 낮은 주변영역의 디싱(T14)이 2차 ILD2 CMP에서 발생한 디싱(T12)에 비해 감소되어(T14 ≤ T12) 셀영역과 주변영역 모두에 걸쳐서 광역 평탄화가 가능하다.
상기한 스토리지노드콘택 CMP 공정시에 사용하는 슬러리 및 연마조건에 대해 자세히 살펴보면 다음과 같다.
먼저, 슬러리의 pH는 2∼11 범위로서, 질화막 대비 산화막 및 폴리실리콘막의 연마선택비가 1:1 또는 1:1보다 낮은(1:0.1∼1:0.9) 것으로 구현되는 슬러리를 사용한다. 이와 같이, 질화막 대비 산화막 및 폴리실리콘막의 연마선택비가 1:1 또는 1:1 보다 낮은 것으로 구현되는 슬러리를 사용하면, 제2층간절연막(26)으로 사용된 산화막, 스토리지노드콘택(20)으로 사용된 폴리실리콘막 및 하드마스크질화막/비트라인스페이서(24/25)로 사용된 플라즈마질화막/저압질화막(이들 질화막은 첨 점형 패턴을 구성하는 물질임)에 대해 동일한 연마속도로 연마하거나, 첨점형 패턴을 구성하는 질화막의 연마속도가 산화막 및 폴리실리콘막에 비해 빠르게 연마한다.
그리고, 슬러리에 포함된 연마제는 실리카(SiO2), 알루미나(Al2O3), 세리아(CeO2) 또는 지르코니아(ZrO2) 중에서 선택되고, 슬러리에 첨가되는 첨가제는 질산(HNO3), 인산(H3PO4)을 사용하며, 이들 첨가제의 함량에 의해 선택비가 조절된다. 즉, 첨가제로 인산 또는 질산을 첨가해주어 질화막이 적어도 산화막 및 폴리실리콘막에 비해 더욱 빠르게 연마되도록 한다.
그리고, CMP 공정시 연마압력은 1psi∼10psi이고, 연마테이블의 속도는 10rpm∼100rpm으로 한다.
상술한 실시예에 따르면, 본 발명은 스토리지노드콘택의 고립화 공정을 두번에 걸쳐서 진행하며, 마지막 공정인 CMP 공정시에 적어도 스토리지노드콘택과 첨점형 패턴의 연마속도가 동일하거나(선택비가 없는), 또는 첨점형패턴의 연마속도가 스토리지노드콘택에 비해 더 빠른(역선택비) 슬러리를 이용하고 있다.
결국, 본 발명은 선택비가 없거나 역선택비의 슬러리를 이용하여 스토리지노드콘택 고립화공정의 마지막공정인 CMP 공정을 진행하므로써, 비트라인패턴(BL)과 스토리지노드콘택 계면의 뾰족한 첨점형 패턴을 제거할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 선택비가 없거나 역선택비의 슬러리를 이용하여 스토리지노드콘택 CMP 공정을 진행하므로써, 비트라인패턴(BL)과 스토리지노드콘택 계면의 뾰족한 첨점형 패턴을 평탄화시켜 스토리지노드콘택의 디싱을 제거할 수 있는 효과가 있다.
또한, 본 발명은 선택비가 없거나 역선택비의 슬러리를 이용하여 스토리지노드콘택 CMP 공정을 진행하므로써 슬러리 잔류물이 존재하지 않게 되어 디싱 프리(Dishing free)의 평탄화를 구현하면서 스토리지노드콘택의 콘택페일을 방지할 수 있는 효과가 있다.
또한, 본 발명은 스토리지노드콘택 CMP 공정시에 선택비가 없는 슬러리를 사용하므로서 패턴밀도가 낮은 주변영역의 디싱이 2차 ILD2 CMP에서 발생한 디싱에 비해 감소되어 웨이퍼의 전면(셀영역과 주변영역 모두)에 걸쳐서 광역 평탄화를 구현할 수 있는 효과가 있다.

Claims (20)

  1. 소정공정이 완료된 기판 상부에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막 상에 최상부에 하드마스크질화막을 포함하는 비트라인패턴을 형성하는 단계;
    상기 비트라인패턴의 양측벽에 접하는 질화막계 비트라인스페이서를 형성하는 단계;
    상기 비트라인패턴 사이를 채울때까지 전면에 제2층간절연막을 형성하는 단계;
    상기 비트라인패턴의 표면에서 연마가 정지할 때까지 상기 제2층간절연막을 두번에 걸쳐 제1화학적기계적연마를 진행하여 평탄화시키는 단계;
    상기 제2층간절연막과 제1층간절연막을 선택적으로 식각하여 상기 비트라인패턴 사이의 기판 표면을 개방시키는 스토리지노드콘택홀을 형성하는 단계;
    상기 스토리지노드콘택홀을 채우는 도전막을 형성하는 단계;
    상기 도전막을 에치백하여 상기 스토리지노드콘택홀에 매립되는 스토리지노드콘택을 형성하는 단계; 및
    상기 도전막 에치백시 발생된 첨점형 패턴을 제거하도록 추가로 제2화학적기계적연마를 진행하되, 상기 첨점형 패턴과 상기 첨점형 패턴의 주변물질의 연마속도가 동일한 슬러리를 이용하여 진행하는 단계
    를 포함하는 반도체장치의 스토리지노드콘택 형성 방법.
  2. 제1항에 있어서,
    상기 제2화학적기계적연마는,
    상기 제2층간절연막, 상기 스토리지노드콘택 및 상기 하드마스크질화막/비트라인스페이서에 대해 동일한 연마속도로 연마하는 슬러리를 이용하는 것을 특징으로 하는 반도체장치의 스토리지노드콘택 형성 방법.
  3. 제1항에 있어서,
    상기 제2화학적기계적연마는,
    상기 하드마스크질화막/비트라인스페이서 대비 상기 제2층간절연막 및 상기 스토리지노드콘택의 연마선택비가 1:1인 슬러리를 이용하는 것을 특징으로 하는 반도체장치의 스토리지노드콘택 형성 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2화학적기계적연마시 사용하는 슬러리의 pH는 2∼11 범위이고, 상기 슬러리에 포함된 연마제는 실리카(SiO2), 알루미나(Al2O3), 세리아(CeO 2) 또는 지르코니아(ZrO2) 중에서 선택되며, 상기 슬러리에 첨가되는 첨가제는 질산(HNO3) 또는 인산(H3PO4)을 사용하는 것을 특징으로 하는 반도체장치의 스토리지노드콘택 형성 방법.
  5. 제4항에 있어서,
    상기 제2화학적기계적연마시 연마압력은 1psi∼10psi이고, 연마테이블의 속도는 10rpm∼100rpm으로 하는 것을 특징으로 하는 반도체장치의 스토리지노드콘택 형성 방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 스토리지노드콘택은 폴리실리콘막으로 형성하고, 상기 제2층간절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체장치의 스토리지노드콘택 형성 방법.
  7. 제1항에 있어서,
    상기 제1화학적기계적연마는,
    상기 비트라인패턴의 상부에서 일정 두께로 잔류할 때까지 상기 제2층간절연 막을 1차 연마하는 단계; 및
    상기 1차 연마후의 제2층간절연막을 상기 비트라인패턴의 표면이 드러날때까지 2차 연마하는 단계
    를 포함하는 것을 특징으로 하는 반도체장치의 스토리지노드콘택 형성 방법.
  8. 제7항에 있어서,
    상기 제1화학적기계적연마는,
    pH가 6∼11 범위인 슬러리를 이용하되, 상기 슬러리는 상기 제2층간절연막 대비 상기 하드마스크질화막의 연마선택비가 1:20∼1:50 범위인 슬러리를 이용하는 것을 특징으로 하는 반도체장치의 스토리지노드콘택 형성 방법.
  9. 제8항에 있어서,
    상기 슬러리에 포함된 연마제는 실리카(SiO2), 알루미나(Al2O3), 세리아(CeO2) 또는 지르코니아(ZrO2) 중에서 선택되는 것을 특징으로 하는 반도체장치의 스토리지노드콘택 형성 방법.
  10. 제7항 또는 제8항에 있어서,
    상기 제1화학적기계적연마시, 연마압력은 1psi∼10psi이고, 연마테이블의 속도는 10rpm∼ 100rpm으로 하는 것을 특징으로 하는 반도체장치의 스토리지노드콘택 형성 방법.
  11. 소정 공정이 완료된 기판 상부에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막 상에 최상부에 하드마스크질화막을 포함하는 비트라인패턴을 형성하는 단계;
    상기 비트라인패턴의 양측벽에 접하는 질화막계 비트라인스페이서를 형성하는 단계;
    상기 비트라인패턴 사이를 채울때까지 전면에 제2층간절연막을 형성하는 단계;
    상기 비트라인패턴의 표면에서 연마가 정지할 때까지 상기 제2층간절연막을 두번에 걸쳐 화학적기계적연마하여 평탄화시키는 단계;
    상기 제2층간절연막과 제1층간절연막을 선택적으로 식각하여 상기 비트라인패턴 사이의 기판 표면을 개방시키는 스토리지노드콘택홀을 형성하는 단계;
    상기 스토리지노드콘택홀을 채우는 도전막을 형성하는 단계;
    상기 도전막을 에치백하여 스토리지노드콘택을 형성하는 단계; 및
    상기 도전막 에치백시 발생된 첨점형 패턴을 제거하도록 추가로 화학적기계적연마를 진행하되, 상기 첨점형 패턴의 주변물질에 비해 상기 첨점형 패턴의 연마속도가 더 빠른 역선택비의 슬러리를 이용하여 진행하는 단계
    를 포함하는 반도체장치의 스토리지노드콘택 형성 방법.
  12. 제11항에 있어서,
    상기 제2화학적기계적연마는,
    상기 제2층간절연막 및 상기 스토리지노드콘택에 대해 상기 하드마스크질화막/비트라인스페이서의 연마속도가 더 빠른 슬러리를 이용하는 것을 특징으로 하는 반도체장치의 스토리지노드콘택 형성 방법.
  13. 제11항에 있어서,
    상기 제2화학적기계적연마는,
    상기 하드마스크질화막/비트라인스페이서 대비 상기 제2층간절연막 및 상기 스토리지노드콘택의 연마선택비가 1:1보다 낮은 슬러리를 이용하는 것을 특징으로 하는 반도체장치의 스토리지노드콘택 형성 방법.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 제2화학적기계적연마시 사용하는 슬러리의 pH는 2∼11 범위이고, 상기 슬러리에 포함된 연마제는 실리카(SiO2), 알루미나(Al2O3), 세리아(CeO 2) 또는 지르코니아(ZrO2) 중에서 선택되며, 상기 슬러리에 첨가되는 첨가제는 질산(HNO3) 또는 인산(H3PO4)을 사용하는 것을 특징으로 하는 반도체장치의 스토리지노드콘택 형성 방법.
  15. 제14항에 있어서,
    상기 제2화학적기계적연마시 연마압력은 1psi∼10psi이고, 연마테이블의 속도는 10rpm∼ 100rpm으로 하는 것을 특징으로 하는 반도체장치의 스토리지노드콘택 형성 방법.
  16. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 스토리지노드콘택은 폴리실리콘막으로 형성하고, 상기 제2층간절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체장치의 스토리지노드콘택 형성 방법.
  17. 제11항에 있어서,
    상기 제1화학적기계적연마는,
    상기 비트라인패턴의 상부에서 일정 두께로 잔류할 때까지 상기 제2층간절연막을 1차 연마하는 단계; 및
    상기 1차 연마후의 제2층간절연막을 상기 비트라인패턴의 표면이 드러날때까지 2차 연마하는 단계
    를 포함하는 것을 특징으로 하는 반도체장치의 스토리지노드콘택 형성 방법.
  18. 제17항에 있어서,
    상기 제1화학적기계적연마는,
    pH가 6∼11 범위인 슬러리를 이용하되, 상기 슬러리는 상기 제2층간절연막 대비 상기 하드마스크질화막의 연마선택비가 1:20∼1:50 범위인 슬러리를 이용하는 것을 특징으로 하는 반도체장치의 스토리지노드콘택 형성 방법.
  19. 제18항에 있어서,
    상기 슬러리에 포함된 연마제는 실리카(SiO2), 알루미나(Al2O3), 세리아(CeO2) 또는 지르코니아(ZrO2) 중에서 선택되는 것을 특징으로 하는 반도체장치의 스토리지노드콘택 형성 방법.
  20. 제17항 또는 제18항에 있어서,
    상기 제1화학적기계적연마시, 연마압력은 1psi∼10psi이고, 연마테이블의 속도는 10rpm∼100rpm으로 하는 것을 특징으로 하는 반도체장치의 스토리지노드콘택 형성 방법.
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