KR20110024633A - 매립 게이트를 갖는 반도체 소자 제조 방법 - Google Patents

매립 게이트를 갖는 반도체 소자 제조 방법 Download PDF

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Abstract

본 발명은 매립 게이트 형성시 게이트절연막의 손실을 줄이고, 잔류물 등에 의한 매립게이트의 결점을 개선하는 매립게이트를 갖는 반도체 장치 제조 방법을 제공하기 위한 것으로, 기판에 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴을 식각장벽으로 상기 기판을 식각하여 매립게이트용 트렌치를 형성하는 단계; 상기 트렌치를 포함하는 전체구조의 단차를 따라 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 트렌치를 매립하는 매립게이트용 도전막을 형성하는 단계; 상기 도전막 및 게이트절연막을 일정깊이 리세스 시키는 1차 식각 단계; 및 상기 도전막을 상기 트렌치 내에 일정깊이 잔류하도록 2차 식각하여 매립게이트를 형성하는 단계를 포함하여, 트렌치의 탑코너(Top corner)가 드러나는 문제점을 개선하는 효과, 게이트절연막의 어택(Attack) 및 손실(Loss)이 감소되며, 이에 따라 소자의 신뢰성을 개선하는 효과, 1차 식각에 의해 하드마스크막 측벽의 게이트절연막이 식각됨으로써 후속 하드마스크막 제거 공정을 원활히 진행하고, 이에 의한 잔류물 발생을 방지하는 효과가 있다.
매립게이트, 선택비

Description

매립 게이트를 갖는 반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE WITH BURIED GATE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 매립 게이트를 갖는 반도체 소자 제조 방법에 관한 것이다.
디자인 룰(Design rule)이 작아지면서 취약해지는 소자(Device) 특성으로 인해 DRAM 셀(Cell) 구조는 변천이 이루어져 왔다. 최근 DRAM 셀은 리프레시(Refrsh) 특성 향상을 위해 리세스 게이트(Recessed Gate) 구조가 일반적인 주류를 이루고 있는데, 이 구조는 실리콘(Silicon) 기판에 트렌치를 형성하여 폴리실리콘을 채운다음, 그 위에 금속 박막을 입히고, 노광 공정과 식각 공정을 하여 워드라인(WL;Word Line)패턴을 형성하여 만들어진다. 리세스 게이트는 파진 홀(hole)을 따라 게이트 산화막(Gate Oxide)이 형성되어 소스-드레인 사이 채널을 길게 만들 수 있어, 리프레시 특성을 기존 스택(Stack)형 구조보다 개선시킬 수 있어 보편화 되어 있다.
한편, 메모리 셀에서 기생 캐패시턴스(Parasitic Capacitance)에 의해 메모리 셀의 처리 속도가 저하되는 문제점이 있다. 기생 캐패시턴스는 워드라인, 비트라인(Bit Line) 및 상부 전극 등의 전도성 물질과 그 사이 절연막이 있어 생기는 여러 종류의 캐패시턴스(Capacitance)를 말한다. 리세스 게이트 구조를 적용하여도 기생 캐패시턴스 문제를 개선하기 어렵다.
이에 따라, 기생 캐패시턴스 등의 문제를 개선하기 위해 매립 게이트(BG;Buried Gate) 구조가 최근에 연구 개발되고 있다.
도 1a 내지 도 1c는 종래기술에 따른 매립게이트 제조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 반도체기판(11)에 활성영역(12)을 정의한 후, 하드마스크막(13)을 형성한다. 여기서, 하드마스크막(13)은 질화막이다.
이어서, 하드마스크막(13)을 식각장벽으로 활성영역(12)을 식각하여 트렌치(14)를 형성한다.
도 1b에 도시된 바와 같이, 게이트절연막(15)을 형성하기 위한 게이트산화공정을 진행한다.
도 1c에 도시된 바와 같이, 매립게이트로 사용되는 게이트도전막을 증착하여 트렌치를 갭필한 후, CMP(Chemical Mechanical Polishing) 공정 및 에치백(Etchback) 공정을 순차적으로 진행하여 일정 깊이 리세스시켜 매립게이트(16)를 형성한다.
그러나, 종래기술은 매립게이트 형성을 위한 에치백 공정시에 트렌치의 탑코 너(Top Corner)에서 게이트절연막(15)이 손실(도 1c의 'A' 참조)되는 것을 피할 수 없다. 이와 같이, 게이트절연막(15)이 과도하게 손실되면 잔류 게이트절연막(Remain Gate Oxide)의 두께가 트렌치 측벽에 비해 현저하게 얇아져서(Thinning) 반도체장치의 리프레시 특성이 열화된다.
도 2는 종래기술에 따른 매립게이트 형성 후의 결과를 도시한 사진으로서, 트렌치의 탑코너에서 게이트절연막이 얇아지고 있음을 알 수 있다.
위와 같은 종래 기술이 문제점을 개선하기 위해, 트렌치 내부의 게이트 절연막(15)이 손실되지 않고 버틸 수 있도록, 게이트도전막과 고선택비를 갖는 조건으로 식각을 진행하고 있다.
그러나, 고선택비를 갖는 조건으로 식각을 진행하는 경우, 하드마스크막(13)의 측면의 게이트절연막(15)도 식각이 잘 진행되지 않아, 후속 질화막질의 하드마스크막(13) 제거시 산화막질의 게이트절연막(15)으로 인해 스트립 공정이 어려운 문제점이 있다.
도 3a 및 3b에서는 고선택비를 갖는 조건으로 식각을 진행한 경우의 결과를 도시한 사진으로서, 하드마스크막 측벽에 게이트절연막이 남아있는 모습을 확인할 수 있다.
고선택비를 갖는 조건으로 식각을 진행하는 경우, 또 다른 문제점으로, 전 공정인 평탄화 공정에서 미세한 잔류 물질이 있게되면 게이트도전막의 식각이 잘되지 않아서 결점(Defect)이 발생하는 문제점이 있다. 이는, 고선택비의 식각이 금속계열의 식각은 원활히 진행되나, 잔류물 또는 산화막의 식각은 잘 되지 않기 때문 이다.
도 3c는 미세한 잔류 물질에 의한 결점을 도시한 사진으로서, 산화막 또는 전공정에서 잔류한 잔류물(예컨대, 슬러리 찌꺼기)이 식각이 잘 되지 않아 결점이 발생한 것을 확인할 수 있다. 이러한 결점은 웨이퍼 전체에 걸쳐 회오리 모양으로 발생한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 매립 게이트 형성시 게이트절연막의 손실을 줄이는 매립게이트를 갖는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
또 다른 목적으로, 잔류물 등에 의한 매립게이트의 결점을 개선하는 매립게이트를 갖는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 매립 게이트를 갖는 반도체 소자 제조 방법은 기판에 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴을 식각장벽으로 상기 기판을 식각하여 매립게이트용 트렌치를 형성하는 단계; 상기 트렌치를 포함하는 전체구조의 단차를 따라 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 트렌치를 매립하는 매립게이트용 도전막을 형성하는 단계; 상기 도전막 및 게이트절연막을 일정깊이 리세스 시키는 1차 식각 단계; 및 상기 도전막을 상기 트렌치 내에 일정깊이 잔류하도록 2차 식각하여 매립게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 도전막은 금속막이고, 상기 도전막은 단층 또는 다층으로 형성하며, 상기 도전막은 탄탈륨질화막(TaN), 티타늄질화막(TiN) 및 텅스텐막(W)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함하되, 상기 도전막은 TiN 또는 TaN의 단층, TiN/W 또는 TaN/W의 다층구조인 것을 특징으로 한다.
또한, 상기 게이트절연막은 산화막인 것을 특징으로 한다.
또한, 상기 1차 식각은 금속막과 산화막이 유사한 식각속도를 갖는 저선택비 식각으로 진행하되, 상기 1차 식각은 SF6 가스를 메인 식각가스로 사용하고, 상기 1차 식각은 바이어스 파워는 인가하지 않으며, 7mTorr∼15mTorr의 압력으로 진행하는 것을 특징으로 한다.
또한, 상기 2차 식각은 산화막에 대해 선택비를 갖는 식각으로 진행하되, 상기 2차 식각은 상기 1차 식각은 SF6 가스를 메인 식각가스로 사용하고, 상기 1차 식각은 바이어스 파워는 인가하지 않으며, 30mTorr∼50mTorr의 압력으로 진행하는 것을 특징으로 한다.
상술한 본 발명의 매립게이트를 갖는 반도체 장치 제조 방법은 산화막과 금속막 간의 선택비가 낮은 조건으로 1차 식각을 진행하고, 산화막과 금속막 간의 선택비가 높은 조건으로 2차 식각을 진행하여 금속막 식각시 게이트절연막이 식각되어 트렌치(24)의 탑코너(Top corner)가 드러나는 문제점을 개선하는 효과가 있다.
또한, 2차 식각시 고선택비에 의해 게이트절연막의 어택(Attack) 및 손실(Loss)이 감소되며, 이에 따라 소자의 신뢰성을 개선하는 효과가 있다.
또한, 1차 식각에 의해 하드마스크막 측벽의 게이트절연막이 식각됨으로써 후속 하드마스크막 제거 공정을 원활히 진행하고, 이에 의한 잔류물 발생을 방지하는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 매립게이트를 갖는 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체기판(21)에 활성영역(22)을 형성한다. 여기서, 반도체기판(21)은 실리콘기판을 포함하며, 활성영역(22)은 잘 알려진 바와 같이 소자분리 공정에 의해 형성된다. 소자분리막은 도시하지 않기로 한다.
이어서, 하드마스크막(23)을 형성한다. 여기서, 하드마스크막(23)은 질화막을 포함한다. 또한, 하드마스크막(23)은 산화막(Oxide), 실리콘산화질화막(SiON)을 포함할 수도 있다.
이어서, 매립게이트마스크(도시 생략)을 이용하여 하드마스크막(23)을 식각한 후에, 연속해서 하드마스크막(23)을 식각장벽으로 이용한 식각공정을 통해 매립게이트가 매립될 트렌치(24)를 형성한다. 이때, 트렌치(24)는 활성영역(22)을 일정 깊이 식각하여 형성한다.
도 4b에 도시된 바와 같이, 희생게이트산화 공정을 통해 희생게이트절연 막(25)을 형성한다. 이때, 게이트절연막(25)은 실리콘산화막을 포함하며, 반도체기판(21)의 트렌치(24) 표면에만 형성될 수 있다.
도 4c에 도시된 바와 같이, 트렌치(24)를 갭필할 때까지 전면에 게이트도전막(26)을 증착한다. 게이트도전막(26)은 탄탈륨질화막(TaN), 티타늄질화막(TiN) 및 텅스텐막(W)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 게이트도전막(26)은 TiN 또는 TaN을 단독으로 사용하거나, 티타늄질화막 및 탄탈륨질화막 상에 텅스텐막을 적층하는 TiN/W 또는 TaN/W과 같은 2층 구조로 형성할 수 있다.
이어서, 하드마스크막(23)의 표면에서 연마가 정지하도록 CMP(Chemical Mechanical Polishing) 공정을 진행한다. 이에 따라, 하드마스크막(23)의 표면에서 게이트도전막(26)이 제거되어, 트렌치(24) 및 하드마스크막(23) 사이에만 게이트도전막(26)이 잔류한다. 또한, 하드마스크막(23)의 표면이 드러나는 타겟으로 CMP공정을 진행하였기 때문에, 하드마스크막(23)의 표면에 게이트절연막(25, 도 4b 참조)이 제거되어 트렌치(24) 및 하드마스크막(23)의 측벽에만 1차 게이트절연막패턴(25A)이 잔류한다.
도 4d에 도시된 바와 같이, 1차 식각을 진행하여 게이트도전막(26, 도 4c 참조) 및 1차 게이트절연막패턴(25A, 도 4c 참조)을 일정 깊이 리세스시킨다.
특히, 1차 식각은 게이트도전막(26, 도 4c 참조)과 함께 하드마스크막(23) 측벽의 1차 게이트절연막패턴(25A, 도 4c 참조)이 함께 식각되는 조건으로 진행하는 것이 바람직하다. 즉, 금속막인 게이트도전막(26, 도 4c 참조)과 산화막인 1차 게이트절연막패턴(25A, 도 4c 참조)이 유사한 식각률로 식각되도록 상호간 저선택비를 갖는 조건으로 1차 식각을 진행하는 것이 바람직하다.
이를 위한, 1차 식각공정은 SF6 가스를 메인 식각가스로 사용하고, 바이어스 파워는 인가하지 않으며, 적어도 15mTorr이하(7mTorr∼15mTorr)의 압력에서 진행하는 것이 바람직하다.
1차 식각에 의해 게이트도전막(26, 도 4c 참조) 및 1차 게이트절연막패턴(25A, 도 4c 참조)이 일정 깊이 리세스되어 1차 게이트도전막패턴(26A) 및 2차 게이트절연막패턴(25B)이 형성되며, 이때, 1차 게이트도전막패턴(26A) 및 2차 게이트절연막패턴(25B)의 높이('d')는 적어도 반도체 기판(21)의 표면보다 높도록 잔류시키는 것이 바람직하다. 즉, 1차 게이트도전막패턴(26A) 및 2차 게이트절연막패턴(25B)은 반도체 기판(21)으로부터 400Å∼800Å의 높이가 되도록 잔류시키는 것이 바람직하다.
도 4e에 도시된 바와 같이, 2차 식각을 진행하여 1차 게이트도전막(26A, 도 4d 참조)을 리세스시킨다. 리세스 된 1차 게이트도전막(26A, 도 4d 참조)은 매립 게이트(26B)가 된다.
특히, 2차 식각은 1차 게이트도전막(26A, 도 4d 참조)만 식각되고, 2차 게이트절연막패턴(25B, 도 4d 참조)은 식각되지 않고 잔류하도록 진행하는 것이 바람직하다. 즉, 산화막인 2차 게이트절연막패턴(25B, 도 4d 참조)에 대해 선택비를 갖고, 금속막인 1차 게이트도전막(26A, 도 4d 참조)만 선택적으로 식각하기 위한 고 선택비를 갖는 조건으로 2차 식각을 진행하는 것이 바람직하다.
이를 위한, 2차 식각공정은 SF6 가스를 메인 식각가스로 사용하고, 바이어스 파워는 인가하지 않으며, 적어도 30mTorr이상(30mTorr∼50mTorr)의 압력에서 진행하는 것이 바람직하다. 30mTorr∼50mTorr의 압력에서 식각을 진행하면, 식각 가스의 자유 행정거리(Mean Free Path)가 감소하여, 화학적 식각특성이 높아지고, 반대로 물리적 식각특성은 낮아지므로, 화학적 식각특성이 강한 금속막은 식각이 원활히 이루어지나, 반대로 본딩결합이 강해 물리적 식각특성이 강한 산화막의 경우 식각이 잘되지 않는다. 따라서, 2차 게이트절연막패턴(25B, 도 4d 참조)의 손실없이 1차 게이트도전막(26A, 도 4d 참조) 만을 선택적으로 식각할 수 있다.
위와 같이, 산화막과 금속막 간의 선택비가 낮은 조건으로 1차 식각을 진행하여 반도체 기판(21)에서 일정 깊이(예컨대, 400Å∼800Å) 잔류하도록 리세스 시킨 후, 산화막과 금속막 간의 선택비가 높은 조건으로 2차 식각을 진행하여 1차 게이트도전막(26A, 도 4d 참조) 만을 선택적으로 리세스 시킴으로써, 금속막 식각시 게이트절연막이 식각되어 트렌치(24)의 탑코너(Top corner)가 드러나는 문제점을 개선할 수 있다. 또한, 2차 식각시 고선택비에 의해 게이트절연막의 어택(Attack) 및 손실(Loss)이 감소되며, 이에 따라 소자의 신뢰성을 개선할 수 있다.
또한, 1차 식각에 의해 하드마스크막(23) 측벽의 게이트절연막이 식각됨으로써 후속 하드마스크막(23) 제거 공정을 원활히 진행할 수 있다.
또한, 도 4c에서 게이트도전막의 CMP시 잔류물이 존재하여도 저선택비의 1차 식각시 모두 제거되기 때문에, 잔류물에 의한 결점(Defect) 역시 방지할 수 있다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 매립 게이트 및 결점의 분포를 나타낸 사진으로, 하드마스크막의 측벽에서는 게이트절연막이 거의 제거되고, 트렌치의 탑코너가 드러나지 않도록 트렌치의 측벽에 게이트절연막이 잔류하는 것을 확인할 수 있다. 또한, 도 3c에서 결점이 회오리 모양으로 웨이퍼 전면에 나타난 것과 달리, 웨이퍼 전면에 결점이 고르게 분포하고 있으며 또한 도 3c에서 보다 결점이 확연히 감소한 것을 확인할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 종래기술에 따른 매립게이트 제조 방법을 도시한 도면,
도 2는 종래기술에 따른 매립게이트 형성 후의 결과를 도시한 사진,
도 3a 및 3b에서는 고선택비를 갖는 조건으로 식각을 진행한 경우의 결과를 도시한 사진,
도 4a 내지 도 4e는 본 발명의 실시예에 따른 매립게이트를 갖는 반도체 장치 제조 방법을 설명하기 위한 공정 단면도,
도 5a 및 도 5b는 본 발명의 실시예에 따른 매립 게이트 및 결점의 분포를 나타낸 사진.

Claims (12)

  1. 기판에 하드마스크패턴을 형성하는 단계;
    상기 하드마스크패턴을 식각장벽으로 상기 기판을 식각하여 매립게이트용 트렌치를 형성하는 단계;
    상기 트렌치를 포함하는 전체구조의 단차를 따라 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 상기 트렌치를 매립하는 매립게이트용 도전막을 형성하는 단계;
    상기 도전막 및 게이트절연막을 일정깊이 리세스 시키는 1차 식각 단계; 및
    상기 도전막을 상기 트렌치 내에 일정깊이 잔류하도록 2차 식각하여 매립게이트를 형성하는 단계
    를 포함하는 매립 게이트를 갖는 반도체 소자 제조 방법
  2. 제1항에 있어서,
    상기 도전막은 금속막인 매립 게이트를 갖는 반도체 소자 제조 방법
  3. 제2항에 있어서,
    상기 도전막은 단층 또는 다층으로 형성하는 매립 게이트를 갖는 반도체 소자 제조 방법
  4. 제2항에 있어서,
    상기 도전막은 탄탈륨질화막(TaN), 티타늄질화막(TiN) 및 텅스텐막(W)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함하는 매립 게이트를 갖는 반도체 소자 제조 방법
  5. 제3항에 있어서,
    상기 도전막은 TiN 또는 TaN의 단층, TiN/W 또는 TaN/W의 다층구조인 매립 게이트를 갖는 반도체 소자 제조 방법
  6. 제1항에 있어서,
    상기 게이트절연막은 산화막인 매립 게이트를 갖는 반도체 소자 제조 방법
  7. 제2항 또는 제6항에 있어서,
    상기 1차 식각은 금속막과 산화막이 유사한 식각속도를 갖는 저선택비 식각으로 진행하는 매립 게이트를 갖는 반도체 소자 제조 방법
  8. 제7항에 있어서,
    상기 1차 식각은 SF6 가스를 메인 식각가스로 사용하는 매립 게이트를 갖는 반도체 소자 제조 방법
  9. 제7항에 있어서,
    상기 1차 식각은 바이어스 파워는 인가하지 않으며, 7mTorr∼15mTorr의 압력에으로 진행하는 매립 게이트를 갖는 반도체 소자 제조 방법
  10. 제2항 또는 제6항에 있어서,
    상기 2차 식각은 산화막에 대해 선택비를 갖는 식각으로 진행하는 매립 게이트를 갖는 반도체 소자 제조 방법
  11. 제10항에 있어서,
    상기 2차 식각은 상기 1차 식각은 SF6 가스를 메인 식각가스로 사용하는 매립 게이트를 갖는 반도체 소자 제조 방법
  12. 제11항에 있어서,
    상기 1차 식각은 바이어스 파워는 인가하지 않으며, 30mTorr∼50mTorr의 압력에으로 진행하는 매립 게이트를 갖는 반도체 소자 제조 방법
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