KR20030058263A - 스토리지노드 콘택 형성방법 - Google Patents

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Abstract

본 발명은 소정의 하부구조가 형성된 반도체기판 상부에 층간절연막을 형성하는 단계와, 소정의 마스크를 사용하여 상기 층간절연막을 선택적으로 식각하여 스토리지노드 콘택홀을 형성하는 단계, 상기 스토리지노드 콘택홀이 매립되도록 기판 전면에 CVD에 의해 TiN을 증착하는 단계, 금속용 슬러리를 사용하여 1차 CMP공정을 실시하여 스토리지노드 콘택 영역 이외의 지역에 과도하게 증착된 상기 TiN을 제거하는 단계 및 고선택성 슬러리를 사용하여 2차 CMP공정을 실시하여 상기 TiN 및 층간 절연막을 연마하여 상기 스토리지노드 콘택홀내에 각각 분리된 스토리지노드를 형성하는 단계를 포함하여 구성된 스토리지노드콘택 형성방법을 제공한다. 본 발명은 종래의 폴리실리콘 대신 TiN으로 스토리지노드 콘택을 형성함으로써 전기적 특성을 향상시킬 수 있으며, TiN 연마시 고택성 슬러리를 이용함으로써 연마의 균일도를 향상시켜 다이간 전기적 특성 균일도도 향상시킬 수 있다.

Description

스토리지노드 콘택 형성방법{Method of forming storage node contact}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 커패시터의 형성 방법에 관한 것이다.
종래의 스토리지노드 콘택 형성기술은 콘택 전도체로 폴리실리콘을 증착하여 에치백공정이나 CMP(Chemical Mechanical Polishing) 공정을 통해 콘택을 분리하여 형성하였다. 그러나 반도체소자가 고집적화됨에 따라 소자의 전기적 특성이 주요한 문제가 되었고, 이를 보완하기 위한 방안으로 매립 특성이 우수하고 전기적 저항특성이 폴리실리콘의 1/3수준이 CVD TiN을 사용하게 되었다.
이와 같이 TiN을 증착한 후 CMP(chemical mechanical polishing)에 의해 연마를 행하는데, 종래의 경우에는 금속용 슬러리를 사용하여 연마를 행하기 때문에 TiN은 화학적 기계적으로 연마가 되지만 층간절연막으로 사용되는 산화막은 기계적으로 연마되어 CMP후 스토리지노드 콘택 지역에 TiN이 불균일하게 연마되어 다이(Die)간 전기적 저항의 차이를 유발하게 된다. 도1 및 도2를 참조하여 종래기술의 문제점을 설명한다.
도 1은 종래 기술에 의한 스토리지노드 콘택 형성공정을 평면도로 나타낸 것이다.
도 1을 참조하면, 다수의 비트라인(11) 사이에 TiN(13)이 절연막(12)에 의해 고립된 구조를 가지면서 형성된다. 이때, 비트라인(11)은 텅스텐막과 하드마스크산화막의 적층막일 수 있다.
도 2a 내지 도 2b는 도 1의 A-A'선에 따른 공정 단면도이다.
도 2a에 도시된 바와 같이, 트랜지스터 및 플러그(도시 생략) 공정이 완료된 반도체기판(10) 상부에 텅스텐(11a)과 하드마스크(11b)의 순서로 적층된 다수의 비트라인패턴을 형성하고, 비트라인패턴의 양측벽에 접하는 스페이서(11c)를 형성한 후 비트라인패턴을 포함한 전면에 층간절연막(12)으로서 산화막을 형성한다.
다음에, 층간절연막(12)을 선택적으로 식각하여 비트라인패턴 사이의 반도체기판(10)을 노출시키는 스토리지노드콘택홀(도시 생략)을 형성한 후, 스토리지노드콘택홀을 완전히 채울때까지 층간절연막(12)상에 TiN(13)을 증착한다.
도 2b에 도시된 바와 같이, 금속용 슬러리를 이용하여 TiN(13)을 화학적기계적연마(CMP)하여 TiN(13)으로 된 스토리지노드콘택을 형성한다.
한편, 종래기술에 따른 커패시터의 형성 방법은 반도체기판(10)상부에 비트라인패턴을 형성한 후, 비트라인패턴상에 층간절연막(12)을 증착한다. 다음으로, 층간절연막(12)을 식각하여 비트라인패턴 사이의 반도체기판(10)을 노출시키는 스토리지노드콘택홀을 형성한 후, 스토리지노드콘택홀에 폴리실리콘플러그(도시 생략)를 부분 매립시킨다.
이후, 폴리실리콘플러그가 부분 매립된 스토리지노드콘택홀을 포함한 층간절연막(12)상에 TiN(13)을 증착한 후, 층간절연막(12)의 표면이 드러날때까지 TiN(13)을 CMP하여 평탄화한다.
이때, TiN(13) 증착후 비트라인(11) 상부에 과도하게 증착된 TiN(13)을 제거하기 위해 금속용 슬러리를 사용하는데, 이 경우 TiN(13)은 화학적 또는 기계적으로 연마가 되는 반면에 층간절연막(12)은 기계적으로 제거가 되어 절연막 측벽에 제거가 되지 않은 TiN이 남게 되며, 이는 스토리지노드콘택간 브릿지를 유발시키게 된다. 이를 해결하기 위하여 과도한 연마를 하게 되면 도 2b에 나타낸 바와 같이콘택지역에 남아 있는 TiN(13)의 두께가 불균일하게 될 가능성이 있다. 또한, 밀도가 낮은 지역에 존재하는 비트라인의 경우, 패턴 밀도의 차이에 의해 하드마스크 산화막의 손실이 일어나 비트라인배선막인 텅스텐이 노출될 수도 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로써, 스토리지노드 콘택 형성영역에 폴리실리콘을 증착하지 않고 바로 TiN을 증착하여 비트라인 상부의 불필요한 TiN을 CMP에 의해 제거하여 스토리지노드 콘택을 형성하는바, 1차 연마시에는 금속용 슬러리를 사용하여 TiN을 분리하는 수준으로만 연마하고, 2차 연마시에는 세리아 계열의 고선택성 슬러리를 사용하여 최종적으로 분리함으로써 비트라인 하드마스크의 손실을 억제하면서 균일성을 확보할 수 있도록 한 스토리지노드 콘택 형성방법을 제공하는데 목적이 있다.
도 1은 종래기술에 따른 스토리지노드콘택의 TiN CMP 후 평면도,
도 2a 내지 도 2b는 도 1의 A-A'선에 따른 단면도,
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 스토리지노드콘택의 형성 방법을 도시한 공정 단면도,
도 4a 내지 도 4b는 본 발명의 다른 실시예에 따른 스토리지노드콘택의 형성 방법을 도시한 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 반도체기판 22 : 층간절연막
23 : TiN
상기 목적을 달성하기 위한 본 발명은, 소정의 하부구조가 형성된 반도체기판 상부에 층간절연막을 형성하는 단계, 소정의 마스크를 사용하여 상기 층간절연막을 선택적으로 식각하여 스토리지노드 콘택홀을 형성하는 단계, 상기 스토리지노드 콘택홀이 매립되도록 기판 전면에 CVD에 의해 TiN을 증착하는 단계, 금속용 슬러리를 사용하여 1차 CMP공정을 실시하여 스토리지노드 콘택 영역 이외의 지역에 과도하게 증착된 상기 TiN을 제거하는 단계, 및 고선택성 슬러리를 사용하여 2차CMP공정을 실시하여 상기 TiN 및 층간 절연막을 연마하여 상기 스토리지노드 콘택홀내에 각각 분리된 스토리지노드를 형성하는 단계를 포함하여 구성된 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 스토리지노드콘택의 형성방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 트랜지스터 및 플러그(도시 생략) 공정이 완료된 반도체기판(20) 상부에 텅스텐(21a)과 하드마스크(21b)의 순서로 적층된 다수의 비트라인패턴을 형성하고, 비트라인패턴의 양측벽에 접하는 스페이서(21c)을 형성한 후 비트라인패턴을 포함한 전면에 층간절연막(22)으로서 산화막을 형성한다.
여기서, 하드마스크(21b)는 산화막을 이용한다.
다음에, 층간절연막(22)을 선택적으로 식각하여 비트라인패턴 사이의 반도체기판(20)을 노출시키는 스토리지노드콘택홀(도시 생략)을 형성한 후, 스토리지노드콘택홀을 완전히 채울때까지 층간절연막(22)상에 TiN(23)을 증착한다.
도 3b에 도시된 바와 같이, 스토리지노드콘택을 분리시키기 위해 CMP 공정을 진행하는데, 먼저 1차로 금속용 슬러리를 사용하여 비트라인패턴 상부에 과도하게 증착된 TiN(23)을 제거한다.
다음으로, 도 3c에 도시된 바와 같이, 2차로 고선택성 슬러리를 사용하여 균일하게 연마를 실시하여 비트라인패턴의 하드마스크(21b)의 마진을 확보한다. 상기 고선택성 슬러리로는 세리아 계열의 슬러리를 사용한다.
상술한 바와 같이, 1차 연마시에는 금속용 슬러리를 이용하여 TiN(23)의 분리 수준 정도로만 연마하고, 2차적으로 세리아 계열의 고선택성 슬러리를 이용하여 최종 분리 형성하므로써 균일성을 확보한다.
이때, 비트라인패턴의 하드마스크(21b)로 산화막 대신 질화막을 사용하여 2차 연마시 고선택성 슬러리의 특성을 이용해 하드마스크의 손실을 억제하면서 균일성을 확보할 수 있다.
도 4a 내지 도 4b는 본 발명의 다른 실시예 따른 스토리지노드콘택의 형성 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체기판(31)상에 제1절연막(32)을 형성하고, 제1절연막(32)을 관통하여 반도체기판(31)에 접속되는 제1플러그(33)를 형성한다. 그리고, 제1절연막(32)상에 제2절연막(34)을 형성한 후, 제2절연막(34)상의 소정 표면에 텅스텐(35a), 하드마스크(35b)로 이루어지는 비트라인패턴을 형성한다.
다음에, 비트라인패턴의 양측벽에 접하는 스페이서(35c)를 형성한 후, 비트라인패턴을 포함한 전면에 제3절연막(36)을 형성한다.
다음에, 비트라인패턴 사이의 제3절연막(36)과 제2절연막(34)을 동시에 식각하여 제1플러그(33)의 표면 일부를 노출시키는 스토리지노드콘택홀을 형성한 후, 전면에 CVD TiN(37)을 증착한다.
도 4b에 도시된 바와 같이, 제3절연막(36)의 표면(X1)이 드러날때까지 CVD TiN(37)을 CMP하여 평탄화시키거나, 비트라인패턴의 하드마스크(35b)의 표면(X2)이 드러날때까지 CVD TiN(37)을 CMP하여 평탄화시켜 CVD TiN(37)로 된 스토리지노드콘택을 형성한다.
상술한 실시예에서는 CMP방법을 제안하였으나, 스토리지노드콘택을 형성하는 다른 방법으로는 에치백 공정을 이용할 수 있다.
서브 0.1㎛ 기술의 DRAM공정에서 콘택 크기가 작아질수록 CVD TiN을 콘택 전도체로 사용할 경우 그 두께를 줄일 수 있어 비용을 절감할 수 있고 금속용 슬러리를 이용한 1차 연마에서의 부담을 줄일 수 있다. 예를 들면, 콘택 크기가 0.1㎛일때는 TiN 500Å으로 매립이 가능하고, 콘택 크기가 0.07㎛일때는 350Å으로 매립이 가능하여 비트라인 상부의 TiN의 두께가 낮아져 CMP에서의 부담이 감소된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 상기한 바와 같이 스토리지노드 콘택 형성시 전도체로 사용되는 종래의 폴리실리콘 대신 TiN을 사용함으로써 전기적 특성을 향상시킬 수 있으며, 종래의 금속용 슬러리에 의한 연마에서 발생되는 불균일한 연마의 문제점 및 비트라인 하드마스크용 질화막의 손실을 억제하며 세리아 계통의 고선택성 슬러리를 이용함으로써 연마의 균일도를 향상시켜 다이간 전기적 특성 균일도도 향상시킬 수 있다.

Claims (3)

  1. 소정의 하부구조가 형성된 반도체기판 상부에 층간절연막을 형성하는 단계,
    소정의 마스크를 사용하여 상기 층간절연막을 선택적으로 식각하여 스토리지노드 콘택홀을 형성하는 단계,
    상기 스토리지노드 콘택홀이 매립되도록 기판 전면에 CVD에 의해 TiN을 증착하는 단계,
    금속용 슬러리를 사용하여 1차 CMP공정을 실시하여 스토리지노드 콘택 영역 이외의 지역에 과도하게 증착된 상기 TiN을 제거하는 단계, 및
    고선택성 슬러리를 사용하여 2차 CMP공정을 실시하여 상기 TiN 및 층간 절연막을 연마하여 상기 스토리지노드 콘택홀내에 각각 분리된 스토리지노드를 형성하는 단계
    를 포함하여 구성된 스토리지노드 콘택 형성방법.
  2. 제1항에 있어서,
    상기 스토리지노드 콘택홀을 라인 형태의 마스크를 사용하여 형성하는 것을 특징으로 하는 스토리지노드 콘택 형성방법.
  3. 제1항에 있어서,
    상기 고선택성 슬러리로 세리아 계열의 슬러리를 사용하는 것을 특징으로 하는 스토리지노드 콘택 형성방법.
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* Cited by examiner, † Cited by third party
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KR100840643B1 (ko) * 2006-12-12 2008-06-24 동부일렉트로닉스 주식회사 에지 프로파일을 개선하기 위한 반도체 소자의 제조 방법
US7507657B2 (en) 2004-12-28 2009-03-24 Hynix Semiconductor, Inc. Method for fabricating storage node contact in semiconductor device

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KR100840643B1 (ko) * 2006-12-12 2008-06-24 동부일렉트로닉스 주식회사 에지 프로파일을 개선하기 위한 반도체 소자의 제조 방법

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