KR20070059723A - 반도체 소자의 평탄화 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속 배선 상의 절연층 평탄화 방법을 제공한다. 이 방법에 따르면, 먼저 반도체 기판 상에 금속 배선을 형성한다. 금속 배선 상에 하드 마스크막 패턴을 형성한 후, 하드 마스크막 패턴을 이용하여 금속 배선을 식각하여 금속 배선 패턴을 형성한다. 금속 배선 패턴 및 하드 마스크막 패턴을 포함하는 반도체 기판의 전면을 덮는 절연층을 형성한 후, 절연층을 화학적 기계적 연마 공정으로 평탄화하는 것을 포함하되, 하드 마스크막 패턴은 절연층과 식각 선택성을 갖는 물질로 형성되는 것을 특징으로 한다. 이에 따라, 반도체 웨이퍼의 단차를 개선하기 위해 반도체 소자의 금속 배선 상의 절연층을 평탄화하는 화학적 기계적 연마 공정에서 반도체 소자의 금속 배선이 드러나는 것을 방지함으로써, 안정적이면서 감도가 우수한 반도체 소자를 제조할 수 있는 반도체 소자의 금속 배선 상의 절연층 평탄화 방법을 제공할 수 있다.
금속 배선, 절연층, 평탄화, 화학적 기계적 연마, 선택비

Description

반도체 소자의 평탄화 방법{Method of Planarizing Semiconductor Device}
도 1a 내지 도 1e는 종래기술에 따른 반도체 소자의 금속 배선 상의 절연층 평탄화 방법을 설명하기 위한 단면도들;
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 상의 절연층 평탄화 방법을 설명하기 위한 단면도들;
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 반도체 소자의 금속 배선 상의 절연층 평탄화 방법을 설명하기 위한 단면도들.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더 구체적으로 반도체 소자의 금속 배선 상의 절연층 평탄화 방법에 관한 것이다.
반도체 소자는 고기능화, 고성능화, 고집적화를 향해 256메가(Mega) 및 1기가(Giga)급의 디램(DRAM : Dynamic Random Access Memory)으로 대표되는 초대규모 집적 회로(ULSI : Ultra Large Scale Integration) 시대로 돌입하고 있다. 향후, 이들 반도체 소자의 고집적화보다는 보다 미세한 패턴(pattern) 형성 기술을 필요로 하고, 3차원적인 다층화 구조를 요구하는 영역이 넓어져서, 현시점에서 새로운 프로세스(process)의 도입이 검토 과제로 되어있다. 미세 배선을 패턴 형성 기술에 의해 다층화해 갈 경우, 그 아래층에 존재하는 층간 절연막(ILD : Inter Layer Dielectric)을 평탄화하는 것이 필수적이지만, 지금까지는 부분적인 평탄화 처리 기술로 대응해 왔다. 그러나 반도체 소자의 가공 능률 향상 및 고품질화를 달성하기 위해 웨이퍼(wafer) 전면에 걸친 평탄화, 즉 광역 평탄화(global planarization) 기술이 1980년대 중반부터 실제 공정에 소개되었는데 그것이 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 기술이다.
실제로 화학적 기계적 연마 기술이 반도체 소자의 제조 공정에 적용되는 경우를 살펴보면, 층간 절연막의 평탄화, 금속배선의 평탄화 및 소자 분리 공정에서 트렌치(trench) 구조를 위한 평탄화 공정에 주로 응용된다. 포토리소그래피(photolithography) 공정에서는 노광에 대한 초점 심도(DOF : Depth Of Focus)를 향상시켜 미세 패턴을 이용한 다층 배선 형성을 가능하게 한다. 또한, 메모리 소자에 있어서는 메모리 셀(cell) 영역과 인접하는 주변 회로 영역과의 단차를 해소하게 되었다. 따라서, 화학적 기계적 연마 기술이 반도체 소자의 제조 공정에 도입된 후, 집적도를 향상시킬 수 있는 소자분리 기술, 미세 패턴 구조의 구현 및 다층 배선용 반도체 소자의 광역 평탄화를 달성하는 측면에서 많은 발전이 이룩되었다. 상술한 화학적 기계적 연마 기술의 장점 때문에, 지금도 화학적 기계적 연마 장비와 이에 사용되는 소모품, 화학적 기계적 연마를 이용한 공정 및 화학적 기계적 연마를 이용한 공정 설계 기술에 대한 연구가 지속적으로 수행되고 있다.
종래의 공정에서는 금속 배선 형성한 후, 산화막(oxide) 계열의 물질막을 하 드 마스크(hard mask)로 사용하여 식각함으로써, 금속 배선 패턴을 형성한다. 금속 배선 패턴을 형성한 후, 산화막 계열의 물질층을 형성한다. 이러한 물질층의 표면을 평탄화하기 위해 화학적 기계적 연마 공정을 거치게 된다.
일반적으로 진행되는 화학적 기계적 연마 공정에서는 기존의 실리카 베이스 슬러리(silica based slurry)와 비교하여 막의 물질 종류에 따라 연마량이 다른, 즉 높은 선택비를 가지는 산화 세륨(CeO2 또는 ceria) 베이스 슬러리를 연마재로 사용하는 편이다. 하지만, 하드 마스크막과 절연층을 유사한 산화막 계열의 물질로 사용한다면 연마재의 선택비에 상관없이 연마가 된다는 문제점이 있다.
도 1a 내지 도 1e는 종래기술에 따른 반도체 소자의 금속 배선 상의 절연층 평탄화 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상에 금속 배선(20)을 형성한다. 금속 배선(20) 상에 하드 마스크막을 형성한 후, 포토레지스트 패턴(미도시)을 마스크로 하드 마스크막을 패터닝(patterning)하여 하드 마스크막 패턴(45)을 형성한다. 하드 마스크막 패턴(45)으로는 산화 실리콘막을 사용한다.
도 1b를 참조하면, 포토레지스트 패턴을 제거한 후, 하드 마스크막 패턴(45)을 마스크로 사용하는 식각 공정으로 금속 배선(20)을 식각하여 금속 배선 패턴(20a)을 형성한다.
도 1c를 참조하면, 금속 배선 패턴(20a) 및 하드 마스크막 패턴(45)을 포함하는 반도체 기판(10)의 전면을 덮는 절연층(50)을 형성한다. 절연층(50)으로는 산 화 실리콘을 사용한다.
도 1d를 참조하면, 절연층(50)이 적당한 화학적 기계적 연마 공정을 통하여 평탄화된 경우의 절연층 패턴(50a)이다. 그러나 적당한 화학적 기계적 연마 공정으로 절연층(50)이 평탄화되지 않을 경우에는 과도한 연마 공정을 실시하여야 한다.
도 1e를 참조하면, 절연층(50)이 과도한 화학적 기계적 연마 공정을 통하여 평탄화된 경우의 절연층 패턴(50b)이다. 이와 같이, 과도한 화학적 기계적 연마 공정을 필요로 하는 경우, 절연층(50)과 유사한 물질로 형성된 하드 마스크막 패턴(45)까지 연마되어 하부의 금속 배선 패턴(20a)이 드러나게 된다.
이와 같이, 종래기술에 따른 방법으로 수행되는 화학적 기계적 연마 공정에서 반도체 웨이퍼의 중심과 가장자리 사이의 연마하여야 할 절연층의 두께 차이가 클 경우, 연마량이 많은 부분에서 절연층 하부의 금속 배선이 드러나는 현상이 발생하는 문제점이 있다. 특히, 절연층의 두께를 낮아지게 하는 방법으로 소자의 감도를 향상시킬 수 있는 이미지 센서와 같은 반도체 소자에서는 연마되어야 할 절연층이 다른 반도체 소자들에 비해 많아지게 된다. 결과적으로 반도체 소자의 표면을 평탄화하는 과정에서 과도한 연마로 인해 반도체 소자의 금속 배선이 외부로 드러나는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 금속 배선 상의 절연층을 평탄화하는 화학적 기계적 연마 공정에서 반도체 소자의 금속 배선이 드러나는 것을 방지할 수 있는 반도체 소자의 금속 배선 상의 절연층 평탄화 방법을 제공 하는 데 있다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 반도체 소자의 금속 배선 상의 절연층 평탄화 방법을 제공한다. 이 방법에 따르면, 먼저 반도체 기판 상에 금속 배선을 형성한다. 금속 배선 상에 하드 마스크막 패턴을 형성한 후, 하드 마스크막 패턴을 이용하여 금속 배선을 식각하여 금속 배선 패턴을 형성한다. 금속 배선 패턴 및 하드 마스크막 패턴을 포함하는 반도체 기판의 전면을 덮는 절연층을 형성한 후, 절연층을 화학적 기계적 연마 공정으로 평탄화하는 것을 포함하되, 하드 마스크막 패턴은 절연층과 식각 선택성을 갖는 물질로 형성되는 것을 특징으로 한다.
절연층은 산화 실리콘으로 형성될 수 있다. 하드 마스크막 패턴은 질화 실리콘막 또는 산화 실리콘막과 질화 실리콘막이 적층된 이중막으로 형성될 수 있다.
화학적 기계적 연마 공정은 연마재로 산화 세륨 베이스 슬러리를 사용할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층 및 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 층, 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층 및 막이 개재될 수도 있다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 상의 절연층 평탄화 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(110) 상에 금속 배선(120)을 형성한다. 금속 배선(120) 상에 하드 마스크막을 형성한 후, 포토레지스트 패턴(미도시)을 마스크로 하드 마스크막을 패터닝하여 하드 마스크막 패턴(145)을 형성할 수 있다. 하드 마스크막 패턴(145)은 추후 형성되는 절연층(도 2c의 150)과의 식각 선택성을 고려한 질화 실리콘막일 수 있다.
도 2b를 참조하면, 포토레지스트 패턴을 제거한 후, 하드 마스크막 패턴(145)을 마스크로 사용하는 식각 공정으로 금속 배선(120)을 식각하여 금속 배선 패턴(120a)을 형성한다.
도 2c를 참조하면, 금속 배선 패턴(120a) 및 하드 마스크막 패턴(145)을 포함하는 반도체 기판(110)의 전면을 덮는 절연층(150)을 형성한다. 절연층(150)은 산화 실리콘으로 형성될 수 있다.
도 2d를 참조하면, 절연층(150)이 적당한 화학적 기계적 연마 공정을 통하여 평탄화된 경우의 절연층 패턴(150a)이다. 화학적 기계적 연마 공정은 산화 세륨 베이스 슬러리를 사용하여 수행될 수 있다.
그러나 적당한 화학적 기계적 연마 공정으로 절연층(150)이 평탄화되지 않을 경우에는 과도한 연마 공정을 실시할 수 있다.
도 2e를 참조하면, 절연층(150)이 과도한 화학적 기계적 연마 공정을 통하여 형성된 경우의 절연층 패턴(150b)이다. 이와 같이, 과도한 화학적 기계적 연마 공정이 수행되는 경우라도 절연층(150)과 식각 선택성이 있는 질화 실리콘으로 형성된 하드 마스크막 패턴(145)으로 인해 하부의 금속 배선 패턴(120a)이 드러나지 않을 수 있다.
상기한 방법으로 반도체 소자의 금속 배선 상의 절연층을 평탄화함으로써, 과도한 기계적 화학적 연마 공정에도 반도체 소자의 금속 배선이 드러나는 것을 방지할 수 있다.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 반도체 소자의 금속 배선 상의 절연층 평탄화 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 반도체 기판(210) 상에 금속 배선(220)을 형성한다. 금속 배선(220) 상에 산화 실리콘막 및 질화 실리콘막을 순차적으로 형성한 후, 포토레지스트 패턴(미도시)을 마스크로 질화 실리콘막 및 산화 실리콘막을 패터닝하여 산화 실리콘막 패턴(230) 및 질화 실리콘막 패턴(240)의 이중막으로 이루어진 하드 마스크막 패턴(245)을 형성할 수 있다. 이중막으로 이루어진 하드 마스크막 패턴(245)의 상부막은 추후 형성되는 절연층(도 3c의 250)과의 식각 선택성을 고려한 질화 실리콘막 패턴(240)일 수 있다.
도 3b를 참조하면, 포토레지스트 패턴을 제거한 후, 하드 마스크막 패턴(245)을 마스크로 사용하는 식각 공정으로 금속 배선(220)을 식각하여 금속 배선 패턴(220a)을 형성한다.
도 3c를 참조하면, 금속 배선 패턴(220a) 및 하드 마스크막 패턴(245)을 포함하는 반도체 기판(210)의 전면을 덮는 절연층(250)을 형성한다. 절연층(250)은 산화 실리콘으로 형성될 수 있다.
도 3d를 참조하면, 절연층(250)이 적당한 화학적 기계적 연마 공정을 통하여 평탄화된 경우의 절연층 패턴(250a)이다. 화학적 기계적 연마 공정은 산화 세륨 베이스 슬러리를 사용하여 수행될 수 있다.
그러나 적당한 화학적 기계적 연마 공정으로 절연층(250)이 평탄화되지 않을 경우에는 과도한 연마 공정을 실시할 수 있다.
도 3e를 참조하면, 절연층(250)이 과도한 화학적 기계적 연마 공정을 통하여 형성된 경우의 절연층 패턴(250b)이다. 이와 같이, 과도한 화학적 기계적 연마 공정이 수행되는 경우라도 절연층(250)과 식각 선택성이 있는 질화 실리콘으로 형성된 하드 마스크막 패턴(245)의 상부막으로 인해 하부의 금속 배선 패턴(220a)이 드러나지 않을 수 있다.
상기한 방법으로 반도체 소자의 금속 배선 상의 절연층을 평탄화함으로써, 과도한 기계적 화학적 연마 공정에도 반도체 소자의 금속 배선이 드러나는 것을 방지할 수 있다. 또한, 산화 실리콘막과 질화 실리콘막의 이중막을 하드 마스크막으로 사용함으로써, 금속 배선이 커패시터(capacitor)를 구성하는 경우에는 커패시턴스(capacictance)의 변화를 최소화할 수 있다.
상기한 본 발명의 실시예들에 따른 방법으로 반도체 소자의 금속 배선 상의 절연층을 평탄화함으로써, 과도한 화학적 기계적 연마 공정에도 반도체 소자의 금 속 배선이 드러나는 것을 방지할 수 있다. 이에 따라, 반도체 소자의 금속 배선이 드러남을 방지함으로써, 안정적이면서 감도가 우수한 반도체 소자를 제조할 수 있는 반도체 소자의 금속 배선 상의 절연층 평탄화 방법을 제공할 수 있다.
상술한 것과 같이, 본 발명에 따르면 반도체 웨이퍼의 단차를 개선하기 위해 반도체 소자의 금속 배선 상의 절연층을 평탄화하는 화학적 기계적 연마 공정에서 반도체 소자의 금속 배선이 드러나는 것을 방지함으로써, 안정적이면서 감도가 우수한 반도체 소자를 제조할 수 있는 반도체 소자의 금속 배선 상의 절연층 평탄화 방법을 제공할 수 있다.

Claims (4)

  1. 반도체 기판 상에 금속 배선을 형성하는 단계;
    상기 금속 배선 상에 하드 마스크막 패턴을 형성하는 단계;
    상기 하드 마스크막 패턴을 이용하여 상기 금속 배선을 식각하여 금속 배선 패턴을 형성하는 단계;
    상기 금속 배선 패턴 및 상기 하드 마스크막 패턴을 포함하는 상기 반도체 기판의 전면을 덮는 절연층을 형성하는 단계; 및
    상기 절연층을 화학적 기계적 연마 공정으로 평탄화하는 단계를 포함하되, 상기 하드 마스크막 패턴은 상기 절연층과 식각 선택성을 갖는 물질로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 상의 절연층 평탄화 방법.
  2. 제 1항에 있어서,
    상기 절연층은 산화 실리콘으로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 상의 절연층 평탄화 방법.
  3. 제 1항에 있어서,
    상기 하드 마스크막 패턴은 질화 실리콘막 또는 산화 실리콘막과 질화 실리콘막이 적층된 이중막으로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 상의 절연층 평탄화 방법.
  4. 제 1항에 있어서,
    상기 화학적 기계적 연마 공정은 연마재로 산화 세륨 베이스 슬러리를 사용하는 것을 특징으로 하는 반도체 소자의 금속 배선 상의 절연층 평탄화 방법.
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