KR20080099766A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 패턴 밀도가 서로 다른 영역 간에 발생되는 단차를 효율적으로 제거할 수 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 제1 및 제2 영역을 포함하고, 상기 제1 및 제2 영역에 각각 서로 다른 밀도로 복수 개의 패턴이 형성된 기판 상에 상기 패턴을 덮도록 연마 대상막을 형성하는 단계와, 상기 연마 대상막의 상면을 따라 상기 연마 대상막과 연마 선택비를 갖는 평탄화 유도막을 형성하는 단계와, 상기 제1 및 제2 영역 중 패턴 밀도가 낮은 상기 제2 영역에만 상기 평탄화 유도막이 잔류되도록 상기 제1 영역에 형성된 상기 평탄화 유도막을 제거하는 단계와, 상기 평탄화 유도막과 상기 연마 대상막을 연마하여 상기 제1 및 제2 영역 간의 단차를 제거하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
비휘발성 메모리 소자, 낸드 플래시 메모리 소자, 층간 절연막, 평탄화
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 패턴 밀도(pattern density)가 조밀한 지역과 소밀한 지역을 포함하는 반도체 소자의 평탄화 방법에 관한 것이다.
비휘발성 메모리 소자인 낸드 플래시 메모리 소자(NAND type flash memory device)는 고집적을 위해 복수의 셀이 직렬 연결되어 단위 스트링(string)을 구성하며, 주로 메모리 스틱(memory stick), USB 드라이버(Universal Serial Bus driver), 하드 디스크(hard disk)를 대체할 수 있는 소자로 그 적용 분야를 넓혀 가고 있다.
이러한 낸드 플래시 메모리 소자는 기타 다른 반도체 메모리 소자와 마찬가지로 메모리 셀이 형성되는 셀 영역과, 메모리 셀을 구동시키기 위한 구동 회로-예컨대, 디코더(decoder), 페이지 버퍼(page buffer) 등-들이 형성되는 주변회로 영역으로 구분된다. 이때, 셀 영역과 주변회로 영역에는 각각 복수의 소자들이 동일 또는 독립적인 제조공정을 통해 형성되기 때문에 이 영역들 간에는 단차가 발생하게 된다.
낸드 플래시 메모리 소자에서 셀 영역과 주변회로 영역 간의 단차의 원인은 여러 가지가 있다. 이중, 셀 영역과 주변회로 영역 간의 패턴 밀도 차이가 가장 큰 영향을 미친다. 그 이유는, 셀 영역에는 데이터를 저장하기 위한 복수 개의 메모리 셀들이 좁은 선폭을 갖고 고밀도로 밀집되어 형성되는 한편, 메모리 셀 간 간격이 주변회로 영역에 형성되는 로직 소자(logic device)들 간 간격보다 좁게 형성되기 때문이다.
이에 따라, 낸드 플래시 메모리 소자의 제조방법에서는 셀 영역에 메모리 셀, 주변회로 영역에 로직 소자(예컨대, 트랜지스터)가 형성된 기판 상부를 덮도록 층간 절연막(Inter Layer Dielectric layer)을 형성한 후 화학적기계적연마(Chemical Mechanical Polishing, 이하, CMP라 함) 공정으로 평탄화 공정을 실시하고 있다.
이하, 도 1a 내지 도 1c를 참조하여 종래기술에 따른 낸드 플래시 메모리 소자의 층간 절연막 평탄화 방법에 대해 설명하기로 한다. 도 1a 내지 도 1c는 공정 단면도이며, 각 도면에서, 'CELL'은 셀 영역을 나타내고, 'PERI'는 주변회로 영역을 나타낸다.
먼저, 도 1a에 도시된 바와 같이, 셀 영역(CELL)에는 셀용 게이트 전극(107)(이하, 제1 게이트 전극이라 함)을 형성하고, 주변회로 영역(PERI)에는 로직 소자, 예컨대 트랜지스터용 게이트 전극(108)(이하, 제2 게이트 전극이라 함)을 형성한다.
이어서, 제1 및 제2 게이트 전극(107, 108)의 양측벽에 각각 스페이서(109) 를 형성한 후 그 상면을 따라 제1 및 제2 게이트 전극(107, 108) 상에 후속 식각공정시 자기 정렬 콘택(Self Aligned Contact)용으로 사용되는 식각 저지막(110)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 식각 저지막(110) 상부를 덮도록 층간 절연막(111)을 증착한다.
이어서, 도 1c에 도시된 바와 같이, CMP 공정을 실시하여 층간 절연막(111A)을 평탄화한다.
한편, 각 도면에 도시되었으나 미설명된 '100'은 기판, '101'은 터널링 절연막(또는, 게이트 절연막), '102'는 플로팅 게이트, '103'은 유전체막, '104'는 콘트롤 게이트(또는, 게이트 전극), '105'는 금속실리사이드층, '106'는 하드 마스크(hard mask)를 나타낸다.
전술한 종래기술에 따른 낸드 플래시 메모리 소자의 평탄화 방법은 다음과 같은 문제점이 발생된다.
도 1a에서, 셀 영역(CELL)에 형성된 제1 게이트 전극(107)들 사이의 간격은 주변회로 영역(PERI)에 형성된 제2 게이트 전극(108) 사이의 간격에 비해 상대적으로 좁다. 그 이유는 셀 영역(CELL)과 주변회로 영역(PERI) 간의 패턴 밀도 차이에 기인한다.
이런 상태에서, 도 1b와 같이, 층간 절연막(111)을 증착하는 경우 주변회로 영역(PERI)에서는 낮게 증착되는데 반해, 상대적으로 셀 영역(CELL)에서는 두껍게 증착된다. 그 이유는 셀 영역(CELL)과 주변회로 영역(PERI) 간의 패턴 밀도 차이에 기인한 패턴 간 간격에 있어서 두 영역(CELL, PERI)에서 큰 차이를 보이고 있기 때문이다. 이에 따라, 셀 영역(CELL)과 주변회로 영역(PERI) 간에는 단차(H1)가 발생된다.
이러한 단차를 제거하기 위해 도 1c와 같이 CMP 공정을 실시하는 경우 두 영역(CELL, PERI) 간의 단차는 어느 정도 줄일 수는 있으나, 완전히 단차를 제거할 수는 없어 두 영역(CELL, PERI) 간에는 어느 정도의 단차(H2)가 여전히 존재하게 된다.
실질적으로, 전술한 종래기술에 따른 평탄화 방법을 적용하여 층간 절연막(111A)에 대한 평탄화 공정을 진행한 후 셀 영역(CELL)의 중앙부(a), 가장자리부(b), 주변회로 영역(PERI)(c)을 촬영한 도 2의 SEM(Scanning Electron Microscope) 사진을 참조하면, 각 영역 간에는 여전히 단차가 존재하는 것을 알 수 있다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 패턴 밀도가 서로 다른 영역 간에 발생되는 단차를 효율적으로 제거할 수 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 제1 및 제2 영역을 포함하고, 상기 제1 및 제2 영역에 각각 서로 다른 밀도로 복수 개의 패턴이 형성된 기판 상에 상기 패턴을 덮도록 연마 대상막을 형성하는 단계와, 상기 연마 대상막의 상면을 따라 상기 연마 대상막과 연마 선택비를 갖는 평탄화 유도막을 형성하는 단계와, 상기 제1 및 제2 영역 중 패턴 밀도가 낮은 상기 제2 영역에만 상기 평탄화 유도막이 잔류되도록 상기 제1 영역에 형성된 상기 평탄화 유도막을 제거하는 단계와, 상기 평탄화 유도막과 상기 연마 대상막을 연마하여 상기 제1 및 제2 영역 간의 단차를 제거하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 셀 영역과 주변회로 영역을 포함하고, 상기 셀 영역 및 상기 주변회로 영역에 각각 서로 다른 밀도로 복수 개의 게이트 전극이 형성된 기판 상에 상기 게이트 전극을 덮도록 층간 절연막을 형성하는 단계와, 상기 층간 절연막의 상면을 따라 상기 층간 절연막과 연마 선택비를 갖는 평탄화 유도막을 형성하는 단계와, 상기 셀 영역과 상기 주변회로 영역 중 패턴 밀도가 낮은 상기 주변회로 영역에만 상기 평탄화 유도막이 잔류되도록 상기 셀 영역에 형성된 상기 평탄화 유도막을 제거하는 단계와, 상기 평탄화 유도막과 상기 층간 절연막을 연마하여 상기 셀 영역과 상기 주변회로 영역 간의 단차를 제거하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
상기한 구성을 포함하는 본 발명에 의하면, 패턴 밀도가 서로 다른 영역을 덮도록 형성된 연마 대상막 상에 상기 연마 대상막과 연마 선택비를 갖는 평탄화 유도막을 형성한 후, 상기 평탄화 유도막과 상기 연마 대상막 간의 연마 선택비를 이용한 CMP 공정을 실시하여 패턴 밀도가 서로 다른 영역을 균일하게 평탄화함으로써 패턴 밀도가 서로 다른 영역 간에 발생되는 단차를 효율적으로 제거하여 소자 특성을 개선시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마 공정등을 통해 일부가 변형된 것을 의미한다.
실시예
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서는 일례로 낸드 플래시 메모리 소자의 제조방법에 대해 설명하기로 하며, 'CELL'은 셀 영역, 'PERI'는 주변회로 영역을 나타낸다.
먼저, 도 3a에 도시된 바와 같이, 셀 영역(CELL)과 주변회로 영역(PERI)에 각각 소정의 패턴, 예컨대 셀 영역(CELL)에는 제1 게이트 전극(207), 주변회로 영역(PERI)에는 제2 게이트 전극(208)을 형성한다. 이때, 제1 게이트 전극(207)은 제2 게이트 전극(208)보다 좁은 선폭을 갖도록 형성된다. 또한, 제1 게이트 전극(207)들 간의 간격은 제2 게이트 전극(208)들 간의 간격보다 상대적으로 좁게 형성된다.
한편, 셀 영역(CELL)과 주변회로 영역(PERI)에 각각 형성되는 패턴은 제1 및 제2 게이트 전극(208)에 한정되는 것은 아니며, 각 영역 내에서 서로 다른 패턴 밀도를 갖는 도전층, 절연층 또는 이들이 적어도 1층 이상 교번적(또는, 비교번적)으로 적층된 혼합층들 중에서 선택된 어느 하나의 층으로서 동일 평면상에서 복수 개가 동일(또는, 서로 다른) 선폭과 간격을 갖고 형성된 모든 패턴을 포함할 수 있다. 예컨대, 도전층은 금속배선 또는 금속패드(pad)일 수 있으며, 절연층은 일정한 패턴을 갖고 동일 평면상에 형성된 더미 패턴(dummy pattern)으로 사용되는 층일 수 있다.
이어서, 제1 및 제2 게이트 전극(207, 208)의 양측벽에 각각 스페이서(209)를 형성한다. 이때, 스페이서(209)는 산화막(예컨대, 실리콘산화막), 질화막(예컨 대, 실리콘질화막) 또는 이들이 적층된 혼합막들 중 선택된 어느 하나의 막으로 형성할 수도 있다.
이어서, 도시되진 않았지만, 제1 및 제2 게이트 전극(207, 208)의 양측으로 노출되는 반도체 기판(200) 내에 이온 주입층(미도시)-소스 및 드레인 영역-을 형성한다.
이어서, 스페이서(209)를 포함하는 제1 및 제2 게이트 전극(207, 208)의 상부면을 따라 식각 저지막(210)을 형성한다. 이때, 식각 저지막(210)은 후속 공정을 통해 증착될 연마 대상막, 예컨대 층간 절연막(211)과 높은 식각 선택비를 갖는 물질들 중 선택된 어느 하나로 형성하는 것이 바람직하다. 예컨대, 실리콘질화막으로 형성한다.
이어서, 식각 저지막(210)을 덮도록 연마 대상막, 예컨대 층간 절연막(211)을 증착한다. 이때, 층간 절연막(211)은 단층 또는 서로 동일한 연마 선택비(또는, 연마 선택비가 1:1에 근접한)를 갖는 복수 개의 층이 적층된 적층 구조로 형성할 수 있다. 예컨대, 층간 절연막(211)은 산화막 계열, 구체적으로 USG(Undoped Silica Glass), BPSG(BoroPhosphoSilicate Glass), PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), HDP(High Density Plasma), TEOS(Tetra Ethyle Ortho Silicate)로 형성한다. 이외에도, SOD(Spin On Dielectric)막으로 형성할 수도 있다.
한편, 연마 대상막은 층간 절연막(211)으로 한정되는 것은 아니며, 도전막일 수도 있다.
이어서, 도 3b에 도시된 바와 같이, 층간 절연막(211) 상부면을 따라 평탄화 유도막(212)을 형성한다. 이때, 평탄화 유도막(212)은 층간 절연막(211)과 높은 연마 선택비를 갖는 물질들 중 선택된 어느 하나로 형성할 수 있다. 예컨대, 층간 절연막(211)이 산화막으로 형성된 경우 질화막, 다결정실리콘막 또는 금속막 중에서 선택된 어느 하나의 막으로 형성한다. 여기서, 금속막은 전이 금속 또는 희토류 금속을 포함한다. 또한, 평탄화 유도막(212)은 후속 CMP 공정시 층간 절연막(211)과의 연마 선택비를 고려하여 적절히 선택될 수 있으며, 바람직하게는 100~500Å 두께로 형성한다.
이어서, 도 3c에 도시된 바와 같이, CMP 공정을 실시하여 셀 영역(CELL)에 형성된 평탄화 유도막(212A)을 선택적으로 제거한다. 물론, 주변회로 영역(PERI)에서 굴곡부-단차에 의해 오목하게 들어가는 부분-를 제외한 영역의 평탄화 유도막(212A)은 함께 제거된다. 이때, CMP 공정은 평탄화 유도막(212A)과 층간 절연막(211) 간의 높은 연마 선택비를 갖는 조건으로 실시하여 셀 영역(CELL)에 형성된 평탄화 유도막(212A)이 모두 제거되도록 실시한다. 예컨대, 층간 절연막(211)이 산화막으로 형성되고, 평탄화 유도막(212A)이 질화막 또는 다결정실리콘막으로 형성된 경우 CMP 공정시 사용되는 슬러리(slurry) 조건은 하기 표 1 및 2와 같이 설정할 수 있다. 여기서, 표 1은 평탄화 유도막(212A)이 질화막으로 형성된 경우에 해당하고, 표 2는 평탄화 유도막(212A)이 다결정실리콘막으로 형성된 경우에 해당한다.
| 연마재 | 입자크기 | 산(pH) | 질화막 제거율 | 산화막 제거율 | 선택비(질화막:산화막) |
| 실리카(SiO2) | 30~50nm, 60~100nm | 10~11 | 1000~2000Å/min | ~10Å/min | 100:1~200:1 |
| 연마재 | 입자크기 | 산(pH) | 다결정실리콘막 제거율 | 산화막 제거율 | 선택비(다결정실리콘막:산화막) |
| 실리카(SiO2) | 30~50nm, 60~100nm | 9.5~12 | 1000~2000Å/min | ~10Å/min | 100:1~200:1 |
상기 표 1와 같이, 평탄화 유도막(212A)이 질화막으로 형성된 경우 CMP 공정은 연마재로 콜로이달(colloidal) 또는 퓸드(fumed) 실리카(silica)를 사용하고, 첫 번째(primary) 입자 크기가 30~50nm, 두 번째(secondary) 입자 크기가 60~100nm인 입자들을 혼합하여 사용한다. 또한, 산도(pH)는 10~11로 유지한다. 또한, 질화막과 산화막 간의 연마 선택비를 100:1~200:1로 하여 질화막의 분당 제거율은 1000~2000Å로 하며, 산화막의 분당 제거율은 10Å 이하, 바람직하게는 1~10Å로 한다.
또한, 상기 표 2와 같이, 평탄화 유도막(212A)이 다결정실리콘막으로 형성된 경우 CMP 공정은 연마재로 콜로이달 또는 퓸드 실리카를 사용하고, 첫 번째 입자 크기가 30~50nm, 두 번째 입자 크기가 60~100nm인 입자들을 혼합하여 사용한다. 또한, 산도는 9.5~12로 유지한다. 또한, 다결정실리콘막과 산화막 간의 연마 선택비를 100:1~200:1로 한다.
한편, 평탄화 유도막(212A)을 선택적으로 제거하기 위한 공정으로는 전술한 CMP 공정 대신에 식각공정, 예컨대 건식식각공정 또는 습식식각공정으로 실시할 수도 있다. 이 경우 셀 영역(CELL)이 개방되고, 주변회로 영역(PERI)은 덮는 감광막 패턴(미도시)을 형성한 후 이 감광막 패턴을 식각 마스크로 이용한 식각공정을 실시한다. 하지만, 식각공정을 실시하는 경우, 별도의 마스크 공정이 필요하기 때문에 공정 단순화 측면에서는 식각공정 대신에 CMP 공정을 실시하는 것이 바람직하다.
이어서, 도 3d에 도시된 바와 같이, CMP 공정을 실시하여 셀 영역(CELL)과 주변회로 영역(PERI)을 평탄화한다. 이때, CMP 공정은 평탄화 유도막(212B)과 층간 절연막(211A) 간의 연마 선택비가 도 3c에서 실시된 CMP 공정시 연마 선택비보다 낮은 연마 선택비를 갖는 조건으로 실시하되, 평탄화 유도막(212B)보다 층간 절연막(211A)의 연마율이 높은 조건으로 실시하여 셀 영역(CELL)과 주변회로 영역(PERI)을 평탄화한다. 예컨대, CMP 공정시 사용되는 슬러리 조건은 하기 표 3 및 4와 같이 설정할 수 있다. 여기서, 표 3은 평탄화 유도막(212B)이 질화막으로 형성된 경우에 해당하고, 표 4는 평탄화 유도막(212B)이 다결정실리콘막으로 형성된 경우에 해당한다.
| 연마재 | 입자크기 | 산(pH) | 질화막 제거율 | 산화막 제거율 | 선택비(질화막:산화막) |
| 세리아(CeO2) | 50~100nm, 200~400nm | 6~8 | ~10Å/min | 20~100Å/min | 1:2~1:10 |
| 연마재 | 입자크기 | 산(pH) | 다결정실리콘막 제거율 | 산화막 제거율 | 선택비(다결정실리콘막:산화막) |
| 세리아(CeO2) | 50~100nm, 200~400nm | 6~8 | ~10Å/min | 20~100Å/min | 1:2~1:10 |
상기 표 3과 같이, 평탄화 유도막(212B)이 질화막으로 형성된 경우 CMP 공정은 연마재로 세리아(ceria)를 사용하고, 첫 번째 입자 크기가 50~100nm, 두 번째 입자 크기가 200~400nm인 입자들을 혼합하여 사용한다. 또한, 산도(pH)는 6~8로 유지한다. 또한, 질화막과 산화막 간의 연마 선택비를 1:2~1:10로 하여 질화막의 분당 제거율은 10Å 이하, 바람직하게는 5~8Å로 하며, 산화막의 분당 제거율은 20~100Å로 한다.
또한, 상기 표 4와 같이, 평탄화 유도막(212B)이 다결정실리콘막으로 형성된 경우 CMP 공정은 연마재로 세리아를 사용하고, 첫 번째 입자 크기가 50~100nm, 두 번째 입자 크기가 200~400nm인 입자들을 혼합하여 사용한다. 또한, 산도는 6~8로 유지한다. 또한, 다결정실리콘막과 산화막 간의 연마 선택비를 1:2~:10으로 설정한다.
한편, 도 3d에서 실시되는 CMP 공정은 셀 영역(CELL)과 주변회로 영역(PERI) 간의 단차가 모두 제거될 때까지 실시하여 균일한 평탄도를 얻도록 하는 것이 바람직하다.
이어서, 도 3e에 도시된 바와 같이, CMP 공정을 더 실시할 수 있는데, 이는 도 3d에서 주변회로 영역(PERI)에 잔류된 평탄화 유도막(212B)을 제거하기 위함이다. 이때, CMP 공정은 셀 영역(CELL)과 주변회로 영역(PERI) 간에 디싱(dishing)과 같은 현상에 의한 단차가 발생되지 않도록 실리카 계열의 슬러리를 사용하여 평탄화 유도막(212B)과 층간 절연막(211B) 간의 연마 선택비가 1:1인 조건으로 실시하는 것이 바람직하다.
전술한 본 발명의 실시예에 따른 평탄화 방법을 적용하여 평탄화 유도막(211B)에 대한 평탄화 공정을 진행한 후 셀 영역(CELL)의 중앙부(a), 가장자리부(b), 주변회로 영역(PERI)(c)을 촬영한 도 4의 SEM(Scanning Electron Microscope) 사진을 참조하면, 각 영역 간에는 단차가 존재하지 않는 것을 확인할 수 있다.
한편, 각 도면에 도시되었으나 미설명된 '200'은 기판, '201'은 터널링 절연막(또는, 게이트 절연막), '202'는 플로팅 게이트, '203'은 유전체막, '204'는 콘트롤 게이트(또는, 게이트 전극), '205'는 금속실리사이드층, '206'는 하드 마스크를 나타낸다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예는 낸드 플래시 메모리 소자의 제조방법을 예로 들어 기술되었으나, 이는 설명의 편의를 위한 것으로서, 패턴 밀도 차이가 존재하는 반도체 소자에 모두 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 종래기술에 따른 층간 절연막 평탄화 방법을 설명하기 위하여 도시한 공정 단면도.
도 2는 종래기술을 통해 제조된 소자의 단면을 촬영한 SEM 사진.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
도 4는 본 발명의 실시예를 통해 제조된 소자의 단면을 촬영한 SEM 사진.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 반도체 기판
101, 201 : 터널링 절연막
102, 202 : 유전체막
103, 203 : 콘트롤 게이트
105, 205 : 금속실리사이드층
106, 206 : 하드 마스크
107, 207 : 제1 게이트 전극(셀용 게이트 전극)
108, 208 : 제2 게이트 전극(트랜지스터용 게이트 전극)
109, 209 : 스페이서
110, 210 : 식각 저지막
111, 111A, 211, 211A, 211B : 층간 절연막
212, 212A, 212B : 평탄화 유도막
Claims (28)
- 제1 및 제2 영역을 포함하고, 상기 제1 및 제2 영역에 각각 서로 다른 밀도로 복수 개의 패턴이 형성된 기판 상에 상기 패턴을 덮도록 연마 대상막을 형성하는 단계;상기 연마 대상막의 상면을 따라 상기 연마 대상막과 연마 선택비를 갖는 평탄화 유도막을 형성하는 단계;상기 제1 및 제2 영역 중 패턴 밀도가 낮은 상기 제2 영역에만 상기 평탄화 유도막이 잔류되도록 상기 제1 영역에 형성된 상기 평탄화 유도막을 제거하는 단계; 및상기 평탄화 유도막과 상기 연마 대상막을 연마하여 상기 제1 및 제2 영역 간의 단차를 제거하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 패턴은 상기 기판 상의 동일 평면상에 형성하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 연마 대상막은 절연막 또는 도전막으로 형성하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 절연막은 산화막으로 형성하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 평탄화 유도막은 질화막 또는 다결정실리콘막으로 형성하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 패턴은 도전층, 절연층 또는 이들이 적층된 혼합층 중 선택된 어느 하나로 형성하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 패턴은 상기 제1 영역에서보다 상기 제2 영역에서 더 넓은 간격으로 형성하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 평탄화 유도막을 제거하는 단계는 상기 평탄화 유도막과 상기 연마 대상막 간의 연마 선택비를 이용하여 선택적으로 상기 제2 영역에 형성된 상기 평탄화 유도막을 연마하는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 평탄화 유도막을 제거하는 단계는 실리카 연마재를 사용하여 실시하는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 평탄화 유도막과 상기 연마 대상막 간의 연마 선택비는 100:1~200:1인 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 평탄화 유도막을 제거하는 단계는,상기 제1 영역은 개방되고, 상기 제2 영역은 덮는 감광막 패턴을 형성하는 단계; 및상기 감광막 패턴을 식각 마스크로 상기 제1 영역에 형성된 상기 평탄화 유도막을 식각하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1 및 제2 영역 간의 단차를 제거하는 단계는 세리아 연마재를 사용하여 실시하는 반도체 소자의 제조방법.
- 제 12 항에 있어서,상기 제1 및 제2 영역 간의 단차를 제거하는 단계는 상기 평탄화 유도막과 상기 연마 대상막 간의 연마 선택비를 1:2~1:10으로 하여 실시하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1 및 제2 영역 간의 단차를 제거하는 단계는,상기 평탄화 유도막과 상기 연마 대상막 간의 연마 선택비를 1:2~1:10으로 하여 실시하는 단계; 및상기 평탄화 유도막과 상기 연마 대상막 간의 연마 선택비를 1:1로 하여 실시하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 14 항에 있어서,상기 연마 선택비를 1:2~1:10으로 하여 실시하는 단계는 세리아 연마재를 사용하여 실시하는 반도체 소자의 제조방법.
- 제 14 항에 있어서,상기 연마 선택비를 1:1로 하여 실시하는 단계는 실리카 연마재를 사용하여 실시하는 반도체 소자의 제조방법.
- 셀 영역과 주변회로 영역을 포함하고, 상기 셀 영역 및 상기 주변회로 영역 에 각각 서로 다른 밀도로 복수 개의 게이트 전극이 형성된 기판 상에 상기 게이트 전극을 덮도록 층간 절연막을 형성하는 단계;상기 층간 절연막의 상면을 따라 상기 층간 절연막과 연마 선택비를 갖는 평탄화 유도막을 형성하는 단계;상기 셀 영역과 상기 주변회로 영역 중 패턴 밀도가 낮은 상기 주변회로 영역에만 상기 평탄화 유도막이 잔류되도록 상기 셀 영역에 형성된 상기 평탄화 유도막을 제거하는 단계; 및상기 평탄화 유도막과 상기 층간 절연막을 연마하여 상기 셀 영역과 상기 주변회로 영역 간의 단차를 제거하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 17 항에 있어서,상기 층간 절연막은 산화막으로 형성하는 반도체 소자의 제조방법.
- 제 17 항에 있어서,상기 평탄화 유도막은 질화막 또는 다결정실리콘막으로 형성하는 반도체 소자의 제조방법.
- 제 17 항에 있어서,상기 게이트 전극은 상기 셀 영역에서보다 상기 주변회로 영역에서 더 넓은 간격으로 형성된 반도체 소자의 제조방법.
- 제 17 항에 있어서,상기 셀 영역에 형성된 상기 게이트 전극은 터널링 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트의 적층 구조로 형성하는 반도체 소자의 제조방법.
- 제 17 항에 있어서,상기 평탄화 유도막을 제거하는 단계는 실리카 연마재를 사용하여 실시하는 반도체 소자의 제조방법.
- 제 22 항에 있어서,상기 평탄화 유도막과 상기 층간 절연막 간의 연마 선택비는 100:1~200:1인 반도체 소자의 제조방법.
- 제 17 항에 있어서,상기 셀 영역과 상기 주변회로 영역 간의 단차를 제거하는 단계는 세리아 연마재를 사용하여 실시하는 반도체 소자의 제조방법.
- 제 24 항에 있어서,상기 셀 영역과 상기 주변회로 영역 간의 단차를 제거하는 단계는 상기 평탄화 유도막과 상기 층간 절연막 간의 연마 선택비를 1:2~1:10으로 하여 실시하는 반도체 소자의 제조방법.
- 제 17 항에 있어서,상기 셀 영역과 상기 주변회로 영역 간의 단차를 제거하는 단계는,상기 평탄화 유도막과 상기 층간 절연막 간의 연마 선택비를 1:2~1:10으로 하여 실시하는 단계; 및상기 평탄화 유도막과 상기 층간 절연막 간의 연마 선택비를 1:1로 하여 실시하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 26 항에 있어서,상기 연마 선택비를 1:2~1:10으로 하여 실시하는 단계는 세리아 연마재를 사용하여 실시하는 반도체 소자의 제조방법.
- 제 26 항에 있어서,상기 연마 선택비를 1:1로 하여 실시하는 단계는 실리카 연마재를 사용하여 실시하는 반도체 소자의 제조방법.
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| WO2011010819A2 (ko) * | 2009-07-21 | 2011-01-27 | 한양대학교 산학협력단 | 멀티 선택비를 갖는 연마 슬러리 조성물 및 이를 사용한 반도체 소자 제조방법 |
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| WO2011010819A3 (ko) * | 2009-07-21 | 2011-04-21 | 한양대학교 산학협력단 | 멀티 선택비를 갖는 연마 슬러리 조성물 및 이를 사용한 반도체 소자 제조방법 |
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