JP2014145596A - 磁気センサ及び磁気センサの製造方法 - Google Patents

Abstract

【課題】本発明は、磁気抵抗効果素子の形成に際しての集積回路のチャージングダメージを低減し、ノイズ特性及び信頼性の高い磁気センサを提供することを目的とする。
【解決手段】本発明の磁気センサは、半導体基板上に形成されるＭＯＳトランジスタを有する集積回路部、集積回路部の表面側に積層される平坦化層、及び平坦化層の表面側に積層され磁気抵抗効果素子を有する磁気素子層を備え、磁気抵抗効果素子と集積回路部とは電気的に接続され、集積回路部が、ＭＯＳトランジスタのゲートと正の電源電圧点との間に配設されＭＯＳトランジスタのゲートから正の電源電圧点への向きが順方向となる第１ダイオード、及びＭＯＳトランジスタのゲートと負の電源電圧点又は接地電圧点との間に配設されＭＯＳトランジスタのゲートから負の電源電圧点又は接地電圧点への向きが逆方向となる第２ダイオードを有する。
【選択図】図３

Description

この発明は、磁気センサ及び磁気センサの製造方法に関する。

磁気センサとしては、半導体基板と、この半導体基板上に形成されるＭＯＳトランジスタ、層間膜、配線及びパッシベーション保護膜を有する集積回路部と、集積回路部の表面側に積層される平坦化層と、この平坦化層の表面側に積層され磁気抵抗効果素子を有する磁気素子層とを備えるものが公知である（特許第４７７４６７４号公報参照）。この磁気センサを製造するにあっては、平坦化層上に磁気抵抗効果素子を形成するために、電子、イオン及びプラズマの少なくともいずれか１つを用いたエッチング処理並びに製膜処理が施される。

特許第４７７４６７４号公報

しかし、磁気抵抗効果素子を形成する際のプラズマを用いたエッチング処理によって集積回路部のトランジスタのゲート酸化膜がチャージングダメージを受けてしまい、磁気センサのノイズ特性の悪化や、特性変動、信頼性の悪化を招くおそれがある。特に、磁気抵抗効果素子は、熱により特性変動を起こしやすい為、磁気抵抗効果素子形成工程では、通常の集積回路部形成工程で用いられる、チャージングダメージ回復の為の熱処理を用いることができないので、重大な問題となっている。また、集積回路部のトランジスタのゲート酸化膜が薄膜化されている場合、よりチャージングダメージに対して弱くなり、そのトランジスタのノイズ特性の悪化や、閾値電圧の変動、信頼性の悪化がより懸念される。

このようなチャージングダメージを回避する方法としては、例えばアンテナルールを設定する方法が考えられるが、チャージングダメージ回復の為の熱処理を用いることができない為、それだけでは、チャージングダメージを十分に回避できないと考えられる。特に薄膜化された集積回路部では、そのダメージによる悪影響が顕著になる。

また、チャージングダメージを回避する方法としては、ダミーパターンを配置して、チャージングダメージが集積回路部に集中することを防ぐ方法も考えられるが、チャージングダメージ回復の為の熱処理を用いることができない為、この方法であっても、チャージングダメージを十分に回避できないと考えられる。特に薄膜化された集積回路部では、そのダメージによる悪影響が顕著になる。

本発明は、このような事情に基づいてなされものであり、磁気抵抗効果素子の形成に際しての集積回路のチャージングダメージを低減し、ノイズ特性及び信頼性の高く、特性変動が抑制された磁気センサ及びその磁気センサの製造方法を提供することを目的とする。

前記課題を解決すべくなされた発明は、
半導体基板と、
この半導体基板上に形成されるＭＯＳトランジスタを有する集積回路部と、
前記集積回路部の表面側に積層される平坦化層と、
この平坦化層の表面側に積層され磁気抵抗効果素子を有する磁気素子層と
を備える磁気センサであって、
前記磁気抵抗効果素子と前記集積回路部とは電気的に接続されており、
前記集積回路部が、前記ＭＯＳトランジスタのゲートと正の電源電圧点との間に配設され、前記ＭＯＳトランジスタのゲートから前記正の電源電圧点への向きが順方向となる第１ダイオード、及び前記ＭＯＳトランジスタのゲートと負の電源電圧点又は接地電圧点との間に配設され、前記ＭＯＳトランジスタのゲートから前記負の電源電圧点又は接地電圧点への向きが逆方向となる第２ダイオードを有することを特徴とする磁気センサである。

当該磁気センサは、磁気抵抗効果素子を形成するに際してＭＯＳトランジスタのゲートに正の電荷がチャージングされると第１ダイオードを介して正の電源電圧点に逃すことができる。そして、その電源電圧から、Ｃｈｉｐ全体の大面積の寄生接合を経て半導体基板へ逃すことができる。また、負の電荷がチャージングされると第２ダイオードを介して負の電源電圧点又は接地電圧点に逃すことができ、そして、その接地電圧点から直接、または、寄生接合を経て半導体基板へ逃すことができる。どちらの場合も、半導体基板からは、半導体基板と接触している処理装置のステージを介して、装置外部へとチャージを逃がすことができる。このため、磁気抵抗効果素子の形成に際して、ＭＯＳトランジスタがチャージングダメージを受け難く、当該磁気センサのノイズ特性及び信頼性の向上、特性変動の抑制を図ることができる。

前記課題を解決すべくなされた他の発明は、
半導体基板上にＭＯＳトランジスタを形成する集積回路部形成工程、
集積回路部の表面側に平坦化層形成工程、及び
前記平坦化層の表面側に、前記ＭＯＳトランジスタに連結される磁気抵抗効果素子を有する磁気素子層を積層させる磁気素子層積層工程を有し、
前記磁気素子層積層工程が電子、イオン及びプラズマの少なくともいずれか一つを用いたエッチング処理並びに製膜処理を含む磁気センサの製造方法であって、
前記集積回路部形成工程において、半導体基板上に第１及び第２ダイオードを形成し、
前記集積回路部形成工程及び前記平坦化層形成工程において、前記第１ダイオードを前記ＭＯＳトランジスタのゲートと正の電源電圧点との間に、前記ＭＯＳトランジスタのゲートから前記正の電源電圧点への向きが順方向となるように、第２ダイオードを前記ＭＯＳトランジスタのゲートと負の電源電圧点又は接地電圧点との間に、ＭＯＳトランジスタのゲートから前記負の電源電圧点又は接地電圧点への向きが逆方向となるように配線するとともに前記ＭＯＳトランジスタのゲートと磁気抵抗効果素子とを配線することを特徴とする磁気センサの製造方法である。

当該磁気センサの製造方法によれば、磁気素子層積層工程の電子、イオン及びプラズマの少なくともいずれか一つを用いたエッチング処理並びに製膜処理に際してＭＯＳトランジスタのゲートに正の電荷がチャージングされると第１ダイオードを介して正の電源電圧点に逃すことができる。そして、その電源電圧から、Ｃｈｉｐ全体の大面積の寄生接合を経て半導体基板へ逃すことができる。また、負の電荷がチャージングされると第２ダイオードを介して負の電源電圧点又は接地電圧点に逃すことができる。そして、その接地電圧点から直接、または、寄生接合を経て半導体基板へ逃すことができる。どちらの場合も、半導体基板からは、半導体基板と接触している処理装置のステージを介して、装置外部へとチャージを逃がすことができる。このため、磁気素子層積層工程に際して、ＭＯＳトランジスタがチャージングダメージを受け難く、製造される磁気センサのノイズ特性及び信頼性の向上を図ることができる。

さらに前記構成を採用した場合には、当該製造方法は、前記磁気素子層積層工程後、前記第１及び／又は第２ダイオードよりも中央側のスクライブラインに沿って半導体基板を切断する工程をさらに有することもできる。これにより当該製造方法によって製造された磁気センサが前記第１及び第２ダイオードを除去したものとすることができ、最終製品としての磁気センサに第１及び第２ダイオードが与える影響を考慮することなく、ダメージチャージングの抑制に適した第１及び第２ダイオードを採用することもできる。

以上説明したように、本発明の磁気センサは、ノイズ特性及び信頼性が高く、特性変動が抑えられ、また本発明の磁気センサの製造方法は、ノイズ特性及び信頼性の高く、特性変動が抑えられた磁気センサを容易且つ確実に製造することができる。

本発明の一実施形態に係る磁気センサの模式的平面図である。 図１の磁気センサの層構造を説明するための説明図である。 図１の磁気センサの概略的回路図である。 本発明の一実施形態に係る磁気センサの製造工程を説明するための工程図である。 本発明の他の実施形態に係る磁気センサの概略的回路図である。

以下、本発明の磁気センサの実施の形態を、適宜図面を参照しつつ詳説する。

＜磁気センサ１＞
図１の磁気センサ１は、磁気抵抗効果素子４１を磁界検出素子として利用し、この磁気抵抗効果素子４１に加わる外部磁界によって変化する磁気抵抗効果素子４１の抵抗値を集積回路部２０により測定して、外部磁界の変化を測定する磁気センサである。

当該磁気センサ１は、平面視において、集積回路部２０が形成される集積回路形成部Ａ１と、この集積回路部形成部Ａ１の外側に配設されるシールリング部Ａ２と、このシールリング部Ａ２の外縁側に配設されるスクライブ部Ａ３とを有している。なお、図１においては、複数の磁気センサ１が半導体ウェーハに形成され、スクライブ部Ａ３を介して切断される前の状態の磁気センサ１を示している。

前記集積回路部形成部Ａ１は、平面視において、集積回路部２０のＭＯＳトランジスタ２１（後述）が形成される中央領域Ａ１１、磁気抵抗効果素子４１が形成される周辺領域Ａ１２、及び前記集積回路部２０と前記磁気抵抗効果素子４１とを電気的に接続する配線が形成され前記中央領域Ａ１１と前記周辺領域Ａ１２との間の中間領域Ａ１３とに区画されている。なお、周辺領域Ａ１２には、パッド（ＰＤ）が形成されている。また、前記磁気抵抗効果素子４１は、平面視中央領域Ａ１１の前後左右に四つ配設されている。ここで、この四つの磁気抵抗効果素子４１の形成位置に基づいて、当該磁気センサ１は二軸磁気センサとすることも三軸磁気センサとすることも可能である。

当該磁気センサ１は、図２に示すように、半導体基板１０と、この半導体基板１０の表面側に形成される集積回路部２０と、この集積回路部２０の表面側に積層される平坦化層３０と、この平坦化層３０の表面側に積層され磁気抵抗効果素子４１を有する磁気素子層４０とを備えている。

前記半導体基板１０は、互いに直交するＸ軸及びＹ軸に沿った辺を有する方形状で、Ｘ軸及びＹ軸に直交するＺ軸方向に所定の厚みを有する板状体であり、ｐ−Ｓｉ基板等から構成することができる。

前記集積回路部２０は、図３に示すように半導体基板１０上に形成されるＭＯＳトランジスタ２１を有しており、さらにその他の回路素子等を有している。なお、この集積回路部２０は、従来公知の構造とすることができるため、詳細な図示及び説明は省略するが、例えば層間膜、配線及びパッシベーション保護膜等を有する。

前記ＭＯＳトランジスタ２１は、半導体基板１０の表面に直接形成されている。このＭＯＳトランジスタ２１は、ゲート、ソース及びドレインを有する半導体素子であり、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、ＣＭＯＳトランジスタなどの従来公知の構造とすることができる。

また、集積回路部２０は、ＭＯＳトランジスタ２１のゲートがそれぞれ電気的に接続される第１及び第２ダイオード２２，２３を備えている。さらに、集積回路部２０は、寄生接合ダイオード２４を備えている。なお、この第１及び第２ダイオード２２，２３、並びに寄生接合ダイオード２４は、前記半導体基板１０の表面に直接形成されている。

第１ダイオード２２は、ＭＯＳトランジスタ２１のゲートと正の電源電圧点との間に、ＭＯＳトランジスタ２１のゲートから正の電源電圧点への向きが順方向に配設される。この第１ダイオード２２としては、Ｐ＋／Ｎ−型のダイオードを用いることができる。

また、前記第２ダイオード２３は、ＭＯＳトランジスタ２１のゲートと負の電源電圧点又は接地電圧点との間に、ＭＯＳトランジスタ２１のゲートから負の電源電圧点又は接地電圧点への向きが逆方向となるよう配設される。この第２ダイオード２３としては、Ｎ＋／Ｐ−型のダイオードを用いることができる。

さらに、前記寄生接合ダイオード２４は、正の電源電圧点と、負の電源電圧点又は接地電圧点との間に、正の電源電圧点から負の電源電圧点又は接地電圧点への向きが逆方向となるよう配設される。この寄生接合ダイオード２４としては、Ｎ＋／Ｐ−型のダイオードを用いることができる。

この第１ダイオード２２の逆接合耐圧は、製品の“絶対最大定格”Ｖであることが好ましい。

第１及び第２ダイオード２２，２３は、第１接続配線２５により接続されている。また、この第１接続配線２５とＭＯＳトランジスタ２１のゲートとは第２接続配線２６により接続されている。この第１接続配線２５及び第２接続配線２６は、半導体基板１０の表面に一層で形成されていることが好ましい。つまり、前記ＭＯＳトランジスタ２１のゲートと第１及び第２ダイオード２２，２３との層の直上の層（集積回路部の第1層目の配線層）に形成された金属層から構成することが好ましい。なお、この第２接続配線２６は短いことが好ましい。また、第１ダイオード２２と正の電源電圧点とは第３接続配線２７により接続され、第２ダイオード２３と負の電源電圧点又は接地電圧点とは第４接続配線２８により接続されている。

上記平坦化層３０は、磁気抵抗効果素子４１が形成される面を平坦にするための層であり、前記集積回路部２０の表面に積層形成される。また、この平坦化層３０は、磁気抵抗効果素子４１と集積回路部２０とを接続する機能を有している。

前記磁気素子層４０は、前記磁気抵抗効果素子４１と、この磁気抵抗効果素子４１を覆うように配設される保護絶縁膜（図示省略）とを有している。この磁気抵抗効果素子４１は、集積回路部２０と電気的に接続され、具体的には前記平坦化層３０の配線を介して集積回路部２０と電気的に接続されている。この磁気抵抗効果素子４１としては、従来公知の磁気抵抗効果素子４１を用いることができる。具体的には、磁気抵抗効果素子４１としては、電子、イオン及びプラズマの少なくとも何れか１つを用いたエッチング処理並びに製膜処理によって形成されるものを採用可能である。

＜磁気センサ１の製造方法＞
次に、当該磁気センサ１の製造方法について説明する。当該磁気センサ１の製造方法は、図４に示すように、集積回路部形成工程Ｓ１、平坦化層形成工程Ｓ２、磁気素子層積層工程Ｓ３及び切断工程Ｓ４を有している。

前記集積回路部形成工程Ｓ１は、半導体基板１０上に集積回路部２０を形成する工程であり、ＭＯＳトランジスタ２１とともに第１及び第２ダイオード２２，２３を形成する工程である。なお、集積回路部形成工程Ｓ１は、従来公知の方法によって集積回路部２０を形成することができ、具体的には、シリコンウェーハなどの半導体ウェーハ上に薄膜成長手順、リソグラフィ手順、エッチング手順などを用いて複数の集積回路部が形成される。

前記平坦化層形成工程Ｓ２は、平坦化層３０を形成する工程であり、集積回路部形成工程Ｓ１によって形成された集積回路部２０の表面に平坦化層３０を積層する工程である。なお、平坦化層形成工程Ｓ２は、従来公知の方法を採用することもができ、例えば化学気相体積（ＣＶＤ）法を用いることが可能である。

前記磁気素子層積層工程Ｓ３は、平坦化層３０の表面側に磁気素子層４０を積層させる工程であり、平坦化層３０の表面に磁気抵抗効果素子４１が上記集積回路部２０と電気的に接続するように磁気素子層４０を積層する工程である。この磁気素子層積層工程Ｓ３は、従来公知の方法を採用することが可能であり、電子、イオン及びプラズマの少なくともいずれ一つを用いたエッチング処理並びに製膜処理を含んでいる。なお、この磁気素子層積層工程Ｓ３においては、他の層の形成工程に比べて、集積回路部２０のＭＯＳトランジスタ２１の存在領域（平面視）に対するＭＯＳトランジスタ２１に接続される開口の数及び面積が非常に少ないため、ＭＯＳトランジスタ２１に電荷がチャージングされやすいが、上記第１及び第２ダイオード２２，２３が存在するため、ＭＯＳトランジスタ２１にチャージングされた電荷が的確に外部に逃すことができる。

上記切断工程Ｓ４は、集積回路部２０、平坦化層３０及び磁気素子層４０が形成された半導体基板１０をスクライブ部Ａ３のスクライブラインに沿って切断する工程である。この切断工程Ｓ４におけるスクライブラインは、集積回路部２０が形成されない中央領域の外側領域に配設される。

＜利点＞
当該磁気センサの製造方法によれば、前述のように磁気素子層積層工程Ｓ３の電子、イオン及びプラズマの少なくともいずれか一つを用いたエッチング処理並びに製膜処理に際してＭＯＳトランジスタ２１のゲートに電荷がチャージングされると、ＭＯＳトランジスタ２１にチャージングされた電荷が第１及び第２ダイオード２２，２３を介して外部に的確に逃すことができるため、磁気素子層積層工程Ｓ３に際してＭＯＳトランジスタ２１がチャージングダメージを受け難く、製造される磁気センサ１のノイズ特性及び信頼性の向上を図ることができる。つまり、ＭＯＳトランジスタ２１のゲートに正の電荷がチャージングされると、この正の電荷を第１ダイオード２２を介して正の電源電圧点に逃すことができる。そして、その電源電圧点から、Ｃｈｉｐ全体の大面積の寄生接合を経て半導体基板へ逃すことができる。また、ＭＯＳトランジスタ２１のゲートに負の電荷がチャージングされると、この負の電荷を第２ダイオード２３を介して負の電源電圧点又は接地電圧点に逃すことができる。そして、その接地電圧点から直接、または、寄生接合を経て半導体基板へ逃すことができる。どちらの場合も、半導体基板からは、半導体基板と接触している処理装置のステージを介して、装置外部へとチャージを逃がすことができる。

＜その他の実施形態＞
本発明は前記実施形態に限定されるものではない。例えば、本発明に係る磁気センサ１は第１及び第２ダイオード２２，２３としてＰ＋／Ｎ−型のダイオード及びＮ＋／Ｐ−型のダイオードを用いるものについて説明したが、本発明はこれに限定されるものではない。具体的には、例えば図５に示すように、第１及び第２ダイオード２２，２３としてセレクト回路（の寄生ダイオード）を用いることも可能である。

さらに、第１及び第２ダイオード２２，２３を中央領域Ａ１１、周辺領域Ａ１２及び中間領域Ａ１３のいずれに形成することも可能であり、例えば第１及び／又は第２ダイオードをシールリング部Ａ２に形成した構成を採用することも可能である。さらには、第１及び／又は第２ダイオードをスクライブ部Ａ３に形成した構成を採用することも可能であり、これにより最終製品としての磁気センサ１に第１及び第２ダイオード２２，２３が与える影響を考慮することなく、ダメージチャージングの抑制に適した第１及び第２ダイオードを採用することもできる。

以上説明したように、本発明の磁気センサは、前述のようにノイズ特性及び信頼性が高く、特性変動が抑えられた、例えば二軸方向や三軸方向の磁界の強さを検知する磁気センサとして好適に用いることができる。

１ 磁気センサ
１０ 半導体基板
２０ 集積回路部
２１ ＭＯＳトランジスタ
２２ 第１ダイオード
２３ 第２ダイオード
２４ ｃｈｉｐ全体の大面積寄生接合（ダイオード）
２５ 第１接続配線
２６ 第２接続配線
２７ 第３接続配線
３０ 平坦化層
４０ 磁気素子層
４１ 磁気抵抗効果素子
Ａ１１ 中央領域
Ａ１２ 周辺領域
Ａ１３ 中間領域
Ａ２ シールリング部
Ａ３ スクライブ部
ＰＤ パッド
Ｓ１ 集積回路部形成工程
Ｓ２ 平坦化層形成工程
Ｓ３ 磁気素子層形成工程
Ｓ４ 切断工程

Claims (3)

1. 半導体基板と、
   この半導体基板上に形成されるＭＯＳトランジスタを有する集積回路部と、
   前記集積回路部の表面側に積層される平坦化層と、
   この平坦化層の表面側に積層され磁気抵抗効果素子を有する磁気素子層と
   を備える磁気センサであって、
   前記磁気抵抗効果素子と前記集積回路部とは電気的に接続されており、
   前記集積回路部が、前記ＭＯＳトランジスタのゲートと正の電源電圧点との間に配設され、前記ＭＯＳトランジスタのゲートから前記正の電源電圧点への向きが順方向となる第１ダイオード、及び前記ＭＯＳトランジスタのゲートと負の電源電圧点又は接地電圧点との間に配設され、前記ＭＯＳトランジスタのゲートから前記負の電源電圧点又は接地電圧点への向きが逆方向となる第２ダイオードを有することを特徴とする磁気センサ。
2. 半導体基板上にＭＯＳトランジスタを形成する集積回路部形成工程、
   集積回路部の表面側に平坦化層形成工程、及び
   前記平坦化層の表面側に、前記ＭＯＳトランジスタに連結される磁気抵抗効果素子を有する磁気素子層を積層させる磁気素子層積層工程を有し、
   前記磁気素子層積層工程が電子、イオン及びプラズマの少なくともいずれか一つを用いたエッチング処理並びに製膜処理を含む磁気センサの製造方法であって、
   前記集積回路部形成工程において、半導体基板上に第１及び第２ダイオードを形成し、
   前記集積回路部形成工程及び前記平坦化層形成工程において、前記第１ダイオードを前記ＭＯＳトランジスタのゲートと正の電源電圧点との間に、前記ＭＯＳトランジスタのゲートから前記正の電源電圧点への向きが順方向となるように、第２ダイオードを前記ＭＯＳトランジスタのゲートと負の電源電圧点又は接地電圧点との間に、ＭＯＳトランジスタのゲートから前記負の電源電圧点又は接地電圧点への向きが逆方向となるように配線するとともに前記ＭＯＳトランジスタのゲートと磁気抵抗効果素子とを配線することを特徴とする磁気センサの製造方法。
3. 前記磁気素子層積層工程後、前記第１及び／又は第２ダイオードよりも中央側のスクライブラインに沿って半導体基板を切断する工程をさらに有する請求項２に記載の磁気センサの製造方法。

Images