JP2009147881A

JP2009147881A - カレントミラー回路

Info

Publication number: JP2009147881A
Application number: JP2007326021A
Authority: JP
Inventors: Yukimasa Minami; 志昌南
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2007-12-18
Filing date: 2007-12-18
Publication date: 2009-07-02

Abstract

【課題】プロセスの変動があったとしても、ヒューズトリミングを用いてミラーされた出力電流量を微調整することで精度の良いカレントミラー比が得られるカレントミラー回路の構成を提供する
【解決手段】ミラー比１：１００のカレントミラー回路において第２のＭＯＳトランジスタのゲート幅を第１のＭＯＳトランジスタの９０倍で構成し、第１のＭＯＳトランジスタの２０倍分を細かく分割して第３のＭＯＳトランジスタ群として第２のＭＯＳトランジスタに並列に接続し、第３のＭＯＳトランジスタ群に直列にトリミング工程にて切断可能なヒューズを接続することを特徴とする。
【選択図】図１

Description

本発明は、カレントミラー回路のミラー比ずれを抑制するカレントミラー回路の構成に関する。

従来のカレントミラー回路の基本的な回路の構成図を図７に示す。図に示すように、Ｐ型のＭＯＳトランジスタ３０１、３０２とから構成されるものが知られている。ＭＯＳトランジスタ３０1は、ソースが電源３０４に接続され、かつ、そのゲート３０７とドレインが接続され、その共通接続部が接地されている。また、ＭＯＳトランジスタ３０２は、ゲート３０８がＭＯＳトランジスタ３０１のゲートに接続され、そのソースは電源３０４に接続され、そのドレインは接地されている。通常これらのトランジスタのゲートを構成するゲート電極は多結晶シリコンからなり、各端子間は図７に示すように全てメタル配線３１２によって接続されている。

このような構成からなるカレントミラー回路では、ＭＯＳトランジスタ３０１のソースに、入力電流ｉ１が電流源３０４から供給される。また、ＭＯＳトランジスタ３０２のソースに流れる出力電流ｉ２は、ゲートに印加される電圧により制御される。入力電流ｉ１と出力電流ｉ２の比ｉ２／ｉ１（カレントミラー比）は、ＭＯＳトランジスタ３０１、３０２のトランジスタサイスＷ／Ｌの比で決定されるように他のパラメータは共通にしてある。ここで、ＷはＭＯＳトランジスタのゲート幅、ＬはＭＯＳトランジスタのゲート長である。例えば、カレントミラーを構成するＭＯＳトランジスタ３０１、３０２のサイズ比が１：１００であるならば、ＭＯＳトランジスタ３０１に流れる電流の１００倍の電流がＭＯＳトランジスタ３０２に流れるような構成になっている。（例えば、特許文献１参照）。
特開２００１−１７５３４３号公報

ところが、カレントミラー比ｉ２／ｉ１は、ＭＯＳトランジスタのサイズで決定されるのであるが、製造プロセスの変動により、カレントミラー比ｉ２／ｉ１が所望の値よりもずれることが往々にしてある。そのずれの量もミラー比が大きいほど大きくなることがある。その原因として、製造プロセス中で受けるゲートへのチャージの影響による閾値電圧のずれが挙げられる。これはカレントミラーを構成する隣り合うＭＯＳトランジスタのゲートが、メタル配線によって接続されるまでは、電位的に浮いた状態であり、さらにゲート面積が異なることで、チャージの影響の受け易さが異なる為である。また、ソース、ドレインを形成する際には、イオンがシリコン基板の結晶軸に沿ってチャネリングしないように、斜めイオン注入することが一般的である。これによりゲートとソース、あるいはゲートとドレインのオーバーラップ容量が異なり、隣接したトランジスタの特性が変動する。

本発明は、上記の背景の下になされたものであり、プロセスの変動があったとしても、ヒューズトリミングを用いてミラーされた出力電流量を微調整することで精度の良いカレントミラー比が得られるカレントミラー回路の構成を提供することを目的とする。

上記課題を解決するために、本発明は次の手段を用いた。

１．入力電流が入力される第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲートと接続されたゲートを有する第２のＭＯＳトランジスタとからなり、前記入力電流をミラーし、Ｎ倍の電流を出力するミラー比が１：Ｎ（Ｎは正の数）であるカレントミラー回路であり、前記第２のＭＯＳトランジスタのゲート幅を前記第１のＭＯＳトランジスタの（Ｎ−Ｍ）倍（Ｍ＜Ｎ）で構成し、ゲート幅の総和が２Ｍとなる第３のＭＯＳトランジスタ群を前記第２のＭＯＳトランジスタに並列に接続し、前記第３のＭＯＳトランジスタ群のおのおののトランジスタには直列に接続されたトリミング工程にて切断可能なヒューズを有するカレントミラー回路とした。

２．第１のＭＯＳトランジスタのゲートと第２のＭＯＳトランジスタのゲートと第３のＭＯＳトランジスタ群のゲートが多結晶シリコンで形成され、直接前記多結晶シリコンで接続されることを特徴とするカレントミラー回路とした。

３．多結晶シリコンで直接接続されたゲート部にヒューズを接続し、ヒューズの片側を基板に接地することを特徴とするカレントミラー回路とした。

４．ヒューズは、トリミング工程において切断することを特徴とするカレントミラー回路とした。

以上述べたように本発明は、プロセスの変動があったとしても、ミラーされた出力電流量をヒューズトリミングにて微調整することで精度の良いカレントミラー比が得られる。

以下、本発明の実施の形態を図に基づいて説明する。先ず、本実施形態に係るカレントミラー回路を構成するＭＯＳトランジスタの一般的な製造方法の概要を図２から図６に基づいて説明する。図２に示すように支持基板２０１上にウエル２０２を形成し、ＬＯＣＯＳ法によりフィールド絶縁膜２０３、例えば膜厚数千Åの熱酸化膜を形成した後、ＭＯＳトランジスタを形成する領域の絶縁膜を除去し、チャネル形成部２０４を形成する。その後、図３に示すように、犠牲酸化膜２０５を支持基板２０１上に例えば1５ｎｍ成長させた後、チャネル形成部２０４へ閾値調整するためのイオン注入を行う。次に、図４に示すように、犠牲酸化膜２０５をフッ酸（ＨＦ）系の溶液にてエッチングした後、ゲート絶縁膜２０６を例えば数十ｎｍ成長させ、次いで、ゲート絶縁膜２０６上に多結晶シリコン２０７を堆積し、プリデポあるいはイオン注入により不純物を導入し、パターニングを行うことによりゲート電極となる多結晶シリコンゲート２０７が形成される。続いて、図５において多結晶シリコンゲート２０７の両端にドレインおよびソース高濃度領域２０８、２０９を形成するために、例えばボロンを１×１０¹⁴〜１×１０¹⁶atoms／cm²のドーズ量でイオン注入する。次いで、図６に示すように、層間絶縁膜２１０を２００ｎｍ〜８００ｎｍ程度の膜厚を堆積させ、ソース高濃度領域２０９およびドレイン高濃度領域２０８領域と配線の接続をするためのコンタクトホール２１１を形成する。

次に、配線メタルをスパッタ等で堆積し、パターニングを行うと、メタル２１２とドレインおよびソース高濃度領域２０８、２０９表面がコンタクトホール２１１を通して接続される。

このような製造工程を通して形成されたカレントミラー回路の構成の一実施例を図１に示す。ここではミラー比を１：１００とする。従来のカレントミラー回路と異なる点は、図1に示すように、第１のＭＯＳトランジスタ１０１とＭＯＳトランジスタ１０１のゲート幅の９０倍となる第２のＭＯＳトランジスタ１０２で構成し、第１のＭＯＳトランジスタのゲート幅の２０倍分を細かく分割して第３のＭＯＳトランジスタ群１０３として第２のＭＯＳトランジスタに並列に接続する。したがって、第３のＭＯＳトランジスタ群１０３における各トランジスタのゲート幅の和は第１のＭＯＳトランジスタのゲート幅の２０倍分となっている。そして第３のＭＯＳトランジスタ群１０３を構成する各々のトランジスタに直列にヒューズ２１３を介することで、ヒューズトリミングで第３のＭＯＳトランジスタ群１０３を選択できるようにする。狙いである１００倍に対し、基本となるＭＯＳトランジスタ１０２のゲート幅を９０倍とし、２０倍分をトリミング選択することで、全体的に低くなった場合、高くなった場合の双方に対して微調整することが可能となる。

第３のＭＯＳトランジスタ群１０３の分割方法に関しては、上記実施例では１：１００としたが、任意のミラー比に対して応用することが可能である。即ち、ミラー比が１：Ｎ（Ｎは正の数）であれば、第２のＭＯＳトランジスタのゲート幅をＮ−Ｍ（Ｍ＜Ｎ）とし、２Ｍを第３のＭＯＳトランジスタ群１０３に割り振れば良い。この場合の割り振り方の例としては、例えば、ＭＯＳトランジスタ１０１のゲート幅の０．１倍のＭＯＳトランジスタで全て構成しても良いし、ＭＯＳトランジスタ１０１のゲート幅の１／８倍、１／４倍、１／２倍、１倍、２倍、４倍のＭＯＳトランジスタの組み合わせで構成してもよい。ただし、ＭＯＳトランジスタ１０１、１０２およびＭＯＳトランジスタ群１０３のゲート長は同じ長さとし、レイアウト構成は比較的同じように形成しておくことが望ましい。また、例えば、ゲート幅が１／８倍と小さいＭＯＳトランジスタに対しては、しきい値電圧が１倍のＭＯＳトランジスタ１０１のしきい値電圧と近い値になるように、しきい値電圧の狭チャネル効果を考慮し、１倍のＭＯＳトランジスタ１０１のゲート幅を選定する必要がある。

上記のように構成されたカレントミラー回路のヒューズカットの選択方法に関して以下説明する。あらかじめ、開発時に上記のように構成されたカレントミラー回路をヒューズ２１３を１本１本切って測定しておき、その値を補正係数としてトリミングプログラムに反映させておく。そして所望の電圧帯製品として出荷する為に実施されるＩＣの電気特性の初期測定時の結果を基にヒューズ２１３のトリミングを実施するという従来方法を利用する。なお、この追加するトリミングプログラムは、通常検出電圧等を所望の値にトリミングする為のプログラムに付け足すだけなので、簡単に反映させることが可能である。この方法を用いることで精度の良いカレントミラー比が得られる。

次に、図４の製造工程において、カレントミラーを構成する隣り合うＭＯＳトランジスタ１０１と１０２のゲート２０７を直接多結晶シリコン２０７で接続する。このように工夫することによって、プロセス中、例えば、メタル配線２１１形成前の平坦化時、あるいは配線メタル２１２をスパッタ等で形成、パターニングを行う時に生じるチャージの影響を均等に両ＭＯＳトランジスタ１０１および１０２のゲート２０７部に配分することが可能になるので、閾値電圧のずれも低減できる。

また、直接基板と接続されるようなヒューズ２１３をＬＯＣＯＳ法により形成されたフィールド絶縁膜２０３上に多結晶シリコン２０７で形成し、多結晶シリコン２０７で直接接続されたゲート電極部２０７に接続することで、プロセス中でゲート電極部２０７が受けるチャージを基板２０１へ効率良く逃がす効果がある。半導体ウエハの製造工程が終了すれば、ヒューズ２１３の役目は終了となるので、その後のトリミング工程時に切断しておけば、IＣの性能に問題を生じさせることは無い。

この他に、ゲート保護ダイオードを多結晶シリコン２０７で直接接続されたゲート電極部２０７とコンタクトホール２１１を介して接続することで、チャージを効率良く逃がすこともできるので、チャージの影響を緩和することも可能である。上記の様にレイアウトを工夫することで、製造ばらつきを抑制し、さらには、製造ばらつきが抑制される分、トリミング精度を保持しつつ第３のＭＯＳトランジスタ群１０３の縮小化が図れる。

本発明の半導体装置の第一の実施例を示す回路図半導体装置の製造方法の工程順模式的断面図半導体装置の製造方法の工程順模式的断面図半導体装置の製造方法の工程順模式的断面図半導体装置の製造方法の工程順模式的断面図半導体装置の製造方法の工程順模式的断面図従来の半導体装置の回路図

符号の説明

１０１、３０１第１のＭＯＳトランジスタ
１０２、３０２第２のＭＯＳトランジスタ
１０３第３のＭＯＳトランジスタ
１０４、３０４電流源
２０１支持基板
２０２ウエル
２０３フィールド絶縁膜
２０４チャネル形成部
２０５犠牲酸化膜
２０６ゲート絶縁膜
２０７、３０７、３０８多結晶シリコンゲート(ゲート電極)
２０８ドレイン高濃度領域
２０９ソース高濃度領域
２１０層間絶縁膜
２１１コンタクトホール
２１２、３１２メタル配線
２１３ヒューズ

Claims

入力電流が入力される第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲートと接続されたゲートを有する第２のＭＯＳトランジスタとからなり、前記入力電流をミラーし、Ｎ倍の電流を出力するミラー比が１：Ｎ（Ｎは正の数）であるカレントミラー回路において、前記第２のＭＯＳトランジスタのゲート幅を前記第１のＭＯＳトランジスタの（Ｎ−Ｍ）倍（Ｍ＜Ｎ）で構成し、ゲート幅の総和が２Ｍとなる第３のＭＯＳトランジスタ群を前記第２のＭＯＳトランジスタに並列に接続し、前記第３のＭＯＳトランジスタ群のおのおののトランジスタには直列に接続されたトリミング工程にて切断可能なヒューズを有するカレントミラー回路。
前記第１のＭＯＳトランジスタのゲートと前記第２のＭＯＳトランジスタのゲートと前記第３のＭＯＳトランジスタ群のゲートは多結晶シリコンで形成され、これらのゲートは前記多結晶シリコンを延伸した多結晶シリコンで接続される請求項１記載のカレントミラー回路。
前記多結晶シリコンで直接接続された前記ゲートにさらに接地用ヒューズを接続し、前記接地用ヒューズの他方の側を基板に接地した請求項２記載のカレントミラー回路。
前記接地用ヒューズは、トリミング工程において切断される請求項３記載のカレントミラー回路。