TW201448052A - 利用氟摻雜形成半導體設備結構之方法及相應的半導體設備結構 - Google Patents

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Abstract

本發明提供形成在先進技術節點之半導體設備結構的方法以及在先進技術節點的各個半導體設備結構，亦即，小於100奈米。在一些示範具體實施例中，在圖案化閘極介電層結構及多晶矽層用以形成閘極結構以及在閘極結構相對兩側植入源極及汲極區之前，執行氟植入製程用以至少於形成於介電層結構上方的多晶矽層中植入氟。

Description

利用氟摻雜形成半導體設備結構之方法及相應的半導體設備結構
本發明大致有關於積體電路，且更特別的是，有關於具有有氟摻雜分布之閘極結構的半導體設備結構以及形成相應半導體設備結構的方法。
現今積體電路(IC)大部份用複數個互連之場效電晶體(FET)實現，也稱為金屬氧化物半導體場效電晶體(MOSFET)或簡稱MOS電晶體。通常，現今積體電路是用形成於有給定表面積之半導體基板上的數百萬個MOS電晶體實現。
基本上，MOS電晶體用作電子開關元件，其中通過通道區(形成於MOS電晶體之源極及汲極區之間)的電流是用通常配置於通道區上方的閘極電極控制，與所考量的是PMOS電晶體還是NMOS電晶體無關。特別是，用超過所謂臨界電壓(Vt)的電壓施加至閘極電極來改變電晶體的導電狀態。一般而言，臨界電壓十分依賴電晶體的 性質，例如大小、材料等等。
為了建造有更多電晶體及更快半導體設備 的積體電路，半導體技術的研發係針對超大型積體電路(ULSI)，這導致IC的尺寸不斷減少，因此，MOS電晶體有減少的尺寸。在此，關鍵尺寸(CD)用已被視為對在製造之設備之正確操作很重要之線或空間的寬度或長度尺寸表示，此外，該尺寸決定設備效能。在現今半導體技術中，微電子裝置的CD已逼近深次微米規範(deep sub-micron regime)以便持續地滿足更快及更低耗電半導體設備的需求，即所謂的低功率設備，這允許製造先進的微處理器及數位電路。一般而言，係嘗試提供有改良高能量效率的半導體設備結構。
不過，隨著半導體設備及設備特徵變小以 便符合先進積體密度所設定的要求，習知製造技術已被推到極限，這對它們要在目前要求尺度做出有精確定義之特徵的能力而言是種挑戰。結果，隨著半導體設備持續地減少尺寸，開發人員會面對愈來愈多由於縮放限制引起的挑戰及限制。
通常，在用於實現IC結構的微晶片上設有數百萬個個別半導體設備，例如PMOS電晶體或NMOS電晶體。由於電晶體效能至關重要地取決於數個因素，例如，臨界電壓，因此很容易看出控制晶片效能的高度重要性。因此，控制晶片效能一般需要維持控制個別電晶體的許多參數，特別是被強力縮放的半導體設備。例如，半導體晶 片上之電晶體結構的臨界電壓的偏差會強烈影響製造整個晶片的可靠性。為了確定晶片上之電晶體設備有可靠的可控性，每個電晶體之臨界電壓的明確調整必須保持高度的準確性。由於單單就臨界電壓而言已與許多因素有關，因此必須提供被小心控制的加工流程用以製造可靠地符合所有這些因素的電晶體設備。
實務上，常提供製成的晶片給客戶有所謂 的技術平台，其中許多電氣參數將會由設備幾何的函數來規定。在這點上，臨界電壓變化對於設備幾何的相依性，特別是對於閘極長度的相依性，為待規定參數的重要例子。
第1圖簡單示意圖示半導體設備之長度(L，單位微米)與線性臨界電壓(VtLin，單位伏特)的關係。如第1圖所示，按比例縮小電晶體設備的長度尺寸會誘發VtLin的上升(roll-up)或下降(roll-off)。例如，從1微米左右的長度尺寸開始，預期在縮小到約72奈米時會有大約0.1V的VtLin上升。
在討論臨界電壓對於閘極長度的相依性時，大多數人認為所謂的短通道效應及反短通道效應為重要因素，因為它們在較小的尺度變得愈來愈重要。在此，阱劑量(well dosage)、暈環劑量(halo dosage)及延伸區劑量的相對強度依序可能強烈地影響反短通道效應。在習知設備工程中，嘗試小心地選擇儘可能滿足設備效能準則的植入設定，同時臨界電壓對於閘極長度的相依性有合理的表現。不過，這不允許讓臨界電壓對於閘極長度的相依性主 動調整至所欲程度，因為在效能準則(廣義上，其係涵蓋臨界電壓、導通電流、關閉電流等等)支配植入設定的可能範圍時，它只是植入設定的結果。
特別是，先進高k金屬閘極技術中有不同閾 值特點的所有設備(低臨界電壓或LVT設備，超低閾值或SLVT設備，正常臨界電壓或RVT設備，以及高臨界電壓或HVT設備)都有反短通道效應。實務上，尚未提出用以減少上述劣化效應而不使設備效能惡化的解決方案。
考慮到以下說明可了解，儘管理論上藉由 改變阱植入、暈環植入及源極/汲極延伸區植入的植入設定可得到臨界電壓對於閘極長度有穩定及較平坦的相依性，然而不可能同時改善所有的效能準則。因此，實務上，此類方法只提供有限的空間供調整臨界電壓對於閘極長度的相依性，大部份會以較低的設備效能為代價。
美國專利公開案第2010/0148271號係有關 於一種用於減少閘極洩露及控制臨界電壓偏移的方法，其係藉由植入氟離子於閘極介電質內。此效果係基於以下觀察：在NMOS設備的氟植入劑量增加1×1015原子/cm2時臨界電壓增加6.7mV(NMOS上升)，同時PMOS設備的臨界電壓在氟植入劑量增加1×1015原子/cm2時增加20mV(PMOS上升)。在美國專利公開案第2010/0148271號的架構中，PMOS與NMOS設備的臨界電壓可藉由適當地升高PMOS設備相對於NMOS設備的臨界電壓而予以匹配。
美國專利公開案第2005/0136579號揭示一 種用於製造1/f雜訊減少之金屬氧化物電晶體的方法，其係藉由植入氟摻雜物於多晶矽層內、藉由熱退火法使氟摻雜物擴散到形成於多晶矽層下面的閘極介電材料層以及隨後形成閘極電極。
不過，這些習知方法基本上是升高臨界電 壓，然而先進半導體設備是想要低效能及低耗電量。因此，在領先技術節點處期望持續壓低半導體設備的臨界電壓。
期望提供在更小技術節點處的技術，其係 致能減少半導體設備之臨界電壓的變化。
期望提供一種方法允許微調臨界電壓對於 閘極長度的相依性而不劣化其餘的效能指標。此外，期望提供臨界電壓對於閘極長度有穩定及平坦之相依性而又同時滿足高設備效能準則先進要求的半導體設備結構。
為供基本理解本發明的一些態樣，提出以下簡化的總結。此總結並非本發明的窮舉式總覽。它不是想要識別本發明的關鍵或重要元件或者是描繪本發明的範疇。唯一的目的是要以簡要的形式提出一些概念作為以下更詳細之說明的前言。
本揭示內容大體針對一種形成在先進技術節點之半導體設備結構的方法，以及所得到的半導體設備。
在本揭示內容的一個具體實施例中，提供一種形成半導體設備結構的方法。該方法包括：形成閘極介電層結構於半導體基板之表面上方，形成多晶矽層於該 閘極介電層結構上方，執行氟植入製程用以至少於該多晶矽層內植入氟，藉由圖案化該閘極介電層結構及該多晶矽層而形成閘極結構，以及形成源極及汲極區於該閘極結構的相對兩側，其中該閘極結構沿著從該源極/汲極區延伸到該汲極/源極區的方向的最小尺寸小於約100奈米。
在本揭示內容的另一具體實施例，提供一 種形成閘極長度小於35奈米之NMOS設備的方法，其中該方法包括：提供具有硼摻雜物分布靠近其表面的半導體基板，形成閘極介電層結構及多晶矽層於該表面上方，執行氟植入製程用以建立氟摻雜物分布於該多晶矽、該閘極介電層堆疊中以及於靠近該基板之該表面的該半導體基板內，之後，藉由對該多晶矽層及該閘極介電層結構施加圖案化製程而形成閘極結構。
在本揭示內容的又一具體實施例中，提供 一種半導體設備結構，該半導體設備結構包含半導體基板，形成於該半導體基板上方的閘極結構，該閘極結構包含閘極層堆疊及側壁間隔體結構，其中該閘極層堆疊包含閘極介電層及多晶矽層，以及在該閘極結構的相對兩側形成源極及汲極區，其中該閘極結構具有實質形成於該閘極層堆疊中的氟摻雜物分布，以及其中該閘極層堆疊沿著從該源極/汲極區延伸到該汲極/源極區的方向的最小尺寸小於約100奈米。
115‧‧‧閘極材料層
201至209‧‧‧曲線
301至309‧‧‧曲線
401至409‧‧‧曲線
503、523、543、563‧‧‧菱形測量點
505、525、545、565‧‧‧方形測量點
515、535、555、573‧‧‧方形測量點的平均值
513、533、553、575‧‧‧菱形測量點的平均值
600‧‧‧半導體設備結構
605‧‧‧矽基板
610‧‧‧閘極介電層結構
615‧‧‧閘極材料層
620、625‧‧‧厚度
630‧‧‧氟植入製程
635‧‧‧植入氟之閘極介電層結構
637‧‧‧閘極介電層結構
639‧‧‧氟雜質
645‧‧‧植入氟之多晶矽
647‧‧‧閘極材料
649‧‧‧氟雜質
650‧‧‧圖案化製程
660‧‧‧側壁間隔體結構
670‧‧‧源極及汲極區
672‧‧‧源極及汲極延伸區
674‧‧‧閘極長度
680‧‧‧摻雜阱
710‧‧‧曲線
720‧‧‧閘極介電層結構
730‧‧‧閘極材料
740‧‧‧半導體基板
760‧‧‧雙箭頭
參考以下結合附圖的說明可明白本揭示內容，其中類似的元件係以相同的元件符號表示。
第1圖示意圖示習知半導體設備之線性臨界電壓與相應閘極長度的已知關係；第2圖示意圖示針對不同氟植入劑量之RVT型低效能NMOS設備之線性臨界電壓對於閘極長度值的相依性；第3圖的示意圖示針對各種氟植入劑量之RVT型超低效能NMOS設備之臨界飽和電壓對於閘極長度的相依性；第4a圖至第4d圖示意圖示針對各種氟植入劑量之HVT、RVT、LVT及SLVT型超低效能NMOS設備之臨界飽和電壓對於閘極長度的相依性；第5a圖至第5d圖示意圖示針對各種氟植入劑量之HVT、RVT、LVT及SLVT型超低效能NMOS設備的通用曲線；第6a圖至第6e圖的橫截面圖根據本揭示內容之示範具體實施例示意圖示形成半導體設備結構的方法；以及第7圖的圖形表示根據本揭示內容之示範具體實施例示意圖示在閘極電極之區域中的氟摻雜物分布。
儘管本發明允許做成各種修改及替代形式，本文仍以附圖為例圖示幾個本發明的特定具體實施例且詳述其中的細節。不過，應瞭解本文所描述的特定具體實施例不是想要把本發明限定成本文所揭示的特定形式，反而是，本發明是要涵蓋落入由隨附申請專利範圍定義之本發明精神及範疇內的所有修改、等價及替代性陳述。
以下描述本發明的各種示意具體實施例。為了清楚說明，本專利說明書沒有描述實際具體實作的所有特徵。當然，應瞭解，在開發任一此類的實際具體實施例時，必需做許多與具體實作有關的決策以達成開發人員的特定目標，例如遵循與系統相關及商務有關的限制，這些都會隨著每一個具體實作而有所不同。此外，應瞭解，此類開發即複雜又花時間，但對本技藝一般技術人員而言在閱讀本揭示內容後將會是例行工作。
圖示系統具體實施例的附圖為半圖解式且不按比例繪製，特別是，圖中有些尺寸只為了圖示清楚而加以誇大。同樣，儘管附圖中的視圖為了便於描述而大體以相同的方向圖示，然而大部份是用任意的方式描繪附圖。大體而言，可用任何方位操作本發明的具體實施例。
揭示及描述具有一些共用特徵的多個具體實施例，為了闡明及便於圖解說明、描述及理解，為求描述方便起見，相同及類似的特徵通常用相同的元件符號表示。為求描述方便起見，用一個或多個共用圖表描述各種不同的具體實施例。應瞭解，這不是旨在賦予任何其他意義或提供本發明的任何限制。以第一具體實施例、第二具體實施例等等來編號的具體實施例是為了便於描述而非旨在賦予任何其他意義或提供本發明的限制。
此時以參照附圖來描述本發明。示意圖示於附圖的各種結構、系統及裝置係僅供解釋以及避免熟諳 此藝者所習知的細節混淆本發明。儘管如此，仍納入附圖用來描述及解釋本揭示內容的示範實施例。應使用與相關技藝技術人員所熟悉之意思一致的方式理解及解釋用於本文的字彙及片語。本文沒有特別定義的術語或片語(亦即，與熟諳此藝者所理解之普通或慣用意思不同的定義)是想要用術語或片語的一致用法來暗示。在這個意義上，希望術語或片語具有特定的意思時(亦即，不同於熟諳此藝者所理解的意思)，則會在本專利說明書中以明確地提供特定定義的方式清楚地陳述用於該術語或片語的特定定義。
積體電路(IC)可設計成有數百萬個電晶體。許多IC是用也被稱作場效電晶體(FET)或MOSFET的金屬氧化物半導體(MOS)電晶體設計。雖然嚴格地說，用語“MOS電晶體”係指有金屬閘極電極及氧化物閘極絕緣體的裝置，然而該用語在本文用來指稱含有導電閘極電極(不論是金屬還是其他導電材料)的任何半導體設備，該導電閘極電極位於閘極絕緣體(不論是氧化物還是其他絕緣體)上方，接著，該閘極絕緣體位於半導體基板上方。熟諳此藝者了解，MOS電晶體可製作成為P型通道MOS電晶體或PMOS電晶體以及成為N型通道電晶體或NMOS電晶體，兩者可作成具有或不具有移動率增強應力特徵或應變誘發特徵。熟諳此藝者了解，可描述與拉伸模量有關的應力及應變。電路設計者可用帶有應力及不帶有應力之PMOS及NMOS電晶體混合及匹配裝置類型，以利用各種裝置類型的最佳特性以使它們最佳地適合所設計的電路。
在描述以下附圖時，會根據本揭示內容的各種示範具體實施例，說明半導體設備結構及用以形成半導體設備的方法。所述及之製程步驟、程序及材料僅被視為設計成可向本技藝一般技術人員圖解說明實施本發明方法的示範具體實施例。不過，應瞭解，本發明不受限於該等示範具體實施例。半導體設備及半導體設備結構的圖示部份可能只包含單一MOS結構，然而熟諳此藝者會了解到，積體電路的實際實作可包含大量的這種結構。製造半導體設備及半導體設備結構的各種步驟為眾所周知，因此為求說明簡潔，本文只簡述許多習知的步驟，或完全省略而不提供眾所周知的製程細節。
再參考第1圖的示意圖及以上的對應說明。應瞭解，即使用於製造半導體設備的製程流程在某一尺度是穩定的，使得在該尺度製造半導體設備時可調整確定的臨界電壓，但只是把製程流程轉移到尺度更小的更先進技術節點並無法產生在更小尺度有等效受控之臨界電壓的半導體設備。在每個尺度，必須重新開發策略以符合先進的要求。本發明人了解，就取決於閘極長度L的臨界電壓Vt而言，在代表當前半導體設備(如標準樣本設備所示)的記錄上，相對於產品的良好組構係由平坦的Vt-L分布給出。
在本揭示內容的數個態樣中，有可能減少半導體設備(NMOS設備為較佳，但不限於)之臨界電壓的反短通道效應，此係藉由在製程流程的特定位置處實現特 定的氟摻雜物分布。以此方式，相較於由閘極長度變化所誘發的習知臨界電壓變化，可實現臨界電壓對於閘極長度有期望的相依性，其係大幅度地變平坦而不影響長通道臨界電壓以及使短通道設備效能劣化。
根據本揭示內容的示範具體實施例，增加在半導體設備之基板/閘極介電質介面處的氟濃度。根據本發明的特殊示範具體實施例，氟植入在沉積多晶矽層後執行，在製造MOSFET設備的製程流程中，該多晶矽層用作在閘極介電層結構上方的閘極材料。據信，高劑量氟在MOSFET設備之基板與閘極介電質的介面處沉澱成空氟叢集(vacancy fluorine cluster)，這會抑制在硼雜質鄰域中的間隙濃度多餘量(interstitial concentration excess)，例如NMOS半導體設備的基板常引進硼雜質以便形成P阱。接著，受抑制的間隙濃度多餘量允許減少硼的熱擴散，這導致可正面地修改從介面開始引進基板向下到設備相關部份的硼分布。
第2圖示意圖示用RVT型超低效能NMOS設備做出的示意測量結果，該等RVT型超低效能NMOS設備有約900奈米的寬度以及經受不同的氟植入。第2圖的圖形圖示線性臨界電壓VtLin與閘極長度LG的關係。在不同閘極長度做出數個測量值。在此，係藉由測量用作標準樣本設備之習知半導體設備的VtLin-LG圖(特別是在沒有氟分布下)而得到用元件符號201表示的曲線。用元件符號203表示的曲線對應至暴露於以約2×1015原子/cm2之劑量 之氟植入多晶矽之半導體設備的測量值。用元件符號205表示的曲線對應至多晶矽經受以約2×1015原子/cm2劑量之氟植入的半導體設備。用元件符號207表示的曲線對應至經受約3×1015原子/cm2劑量之氟植入的半導體設備。用元件符號209表示的曲線對應至多晶矽經受約3×1015原子/cm2劑量之氟植入的半導體設備。
第2圖顯示，當增加閘極長度為1微米之半導體設備結構的氟植入劑量時，線性臨界電壓VtLin會實質增加(這與在說明第1圖時提及的基本了解相符)。不過，對閘極長度約30奈米或更小的半導體設備結構而言並非如此，其中相對於標準樣本設備，線性臨界電壓VtLin會隨著氟植入劑量增加而意外減少。當比較閘極長度約有100奈米之半導體設備結構的曲線201至209的部份與閘極長度約有30奈米之半導體設備結構的曲線201至209的部份時，容易看到，例如，曲線209(對應至氟劑量有3.5×1015原子/cm2的半導體設備結構)的斜度小於閘極長度小於100奈米之標準樣本設備的曲線201的斜度。曲線SP111、SP112、SP113代表根據基於實際矽之Spice模型得到的曲線。
因此，熟諳此藝者由第2圖可明白，對於閘極長度小於100奈米的半導體設備結構，線性臨界電壓對於閘極長度VtLin(LG)的相依性變平坦，藉此可減少線性臨界電壓由於閘極長度變化所導致的變化。
第3圖的圖形圖示本發明人用RVT型超低 效能NMOS設備以不同閘極長度LG測量飽和臨界電壓VtSAT所得到的測量值。在此，係藉由測量用作標準樣本設備之習知半導體設備的VtLin與LG(特別是在沒有氟分布下)而得到用元件符號301表示的曲線。用元件符號303表示的曲線對應至用暴露於以約2×1015原子/cm2劑量之氟植入多晶矽之半導體設備做出的測量值。用元件符號305表示的曲線對應至經受約2×1015原子/cm2劑量之氟植入多晶矽的半導體設備。用元件符號307表示的曲線對應至經受約3×1015原子/cm2劑量之氟植入的半導體設備。用元件符號309表示的曲線對應至經受約3.5×1015原子/cm2劑量之氟植入多晶矽的半導體設備。曲線SP114、SP115、SP116代表根據基於實際矽之Spice模型得到的曲線。
熟諳此藝者可明白，VtLin與VtSAT二者都可以約3.5×1015原子/cm2或更多的劑量得到取決於閘極長度之臨界電壓充分扁平(flatten)的效果。
第4a圖至第4d圖針對例如HVT設備(第4a圖)、LVT設備(第4b圖)、RVT設備(第4c圖)及SLVT設備(第4d圖)的不同Vt特點以曲線圖示VtSAT對於閘極長度LG的相依性。在此，係藉由測量用作標準樣本設備之習知半導體設備的VtLin-LG圖(特別是在沒有氟分布下)而得到用元件符號401表示的曲線。用元件符號403表示的曲線對應至暴露於以約2×1015原子/cm2劑量之氟植入多晶矽之半導體設備的測量值。用元件符號405表示的曲線對應至經受以約2×1015原子/cm2劑量之氟植入多晶矽的半導體設 備。用元件符號407表示的曲線對應至經受以約3×1015原子/cm2劑量之氟植入的半導體設備。用元件符號409表示的曲線對應至經受以約3.5×1015原子/cm2劑量之氟植入多晶矽的半導體設備。曲線SP117至SP1118代表根據基於實際矽之Spice模型得到的曲線。
基本上，VtSAT對於閘極長度LG的相依性隨著氟植入劑量遞減而改變而較不明顯，這可從第4a圖至第4d圖看出。特別是，分別對於每個不同Vt特點及相應的NMOS設備，確定閘極長度約1微米之半導體設備的臨界電壓會實質隨著氟植入劑量增加而提高。在閘極長度減到100奈米或更小時，特別是約30奈米或更小，VtSAT傾向隨著氟植入劑量增加而實質減少。因此，第4a圖至第4d圖顯示本揭示內容可提供對所有NMOS設備及Vt特點都有效的一般技術。
第5a圖至第5d圖的圖形係相較於用作標準樣本設備之習知半導體設備表示經受氟植入之HVT、LVT、RVT及SLVT型NMOS設備的測量結果(第5a圖中為方形測量點505，第5b圖中為545，第5c圖中為525，第5d圖中為565)。選擇約有3.5×1015原子/cm2的氟植入劑量(第5a圖中為菱形測量點503，第5b圖中為543，第5c圖中為523，第5d圖中為563)。此外，用閘極長度小於35奈米(特別是，閘極長度26奈米、30奈米及34奈米)的半導體設備進行測量。第5a圖至第5d圖的每個圖表顯示被標準化為不同閘極長度的不同IOFF-IDSAT測量點。方形測量 點的平均值用星號表示(在第5a圖中為元件符號515，第5b圖中為元件符號555，第5c圖中為元件符號535，第5d圖中為元件符號573)。菱形測量點的平均值用星號表示(第5a圖中為元件符號513，第5b圖中為元件符號553，第5c圖中為元件符號533，第5d圖中為元件符號575)。藉由用3.5×1015原子/cm2的植入劑量使氟加入多晶矽，汲極飽和電流IDSAT會增加及/或關閉電流IOFF減少。因此，第5a圖至第5d圖的圖形表示顯示，對於所有的不同NMOS類型，在有或無氟植入分布下，可預期相同的效能，不然的話，可實現效能改善。
用第6a圖至第6e圖描述的本揭示內容之各種示範具體實施例係有關於形成半導體設備結構的方法，相較於習知半導體設備，該等半導體設備結構在閘極長度改變時有減少的臨界電壓變化。
第6a圖圖示在早期製造階段的半導體設備結構600，其中半導體設備結構600包含矽基板605以及形成於半導體基板605上方的閘極介電層結構610。半導體基板605可為塊狀基板或可用絕緣體上矽(SOI)組構實作者。閘極介電層結構610可由一層或多層介電質材料層構成，例如氧化矽材料、氮化矽材料、高k介電材料及彼等之組合。
第6b圖圖示在更進一步製造階段的第6a圖之半導體設備結構600。閘極材料層615，例如由多晶矽或另一習知閘極材料形成者，係形成於閘極介電層結構 610上方。在本發明的示意實施例中，閘極材料層115用習知程序(例如低壓化學氣相沉積法(LPCVD)等等)沉積於閘極介電層結構610上。閘極材料層615的厚度620係可考慮到待於後面階段執行之氟植入製程的設定而加以選擇，以便防止氟直接植入於閘極介電層結構610而破壞閘極介電層結構的晶體結構。這在閘極介電層結構中有高k材料時特別重要，例如在所謂的“先形成閘極”技術中。 因此，在某些較佳具體實施例中，閘極材料層615有至少約50奈米的最小厚度620，約100奈米較佳，以及約150奈米更佳。熟諳此藝者會明白，閘極介電層結構605的厚度範圍可在約1至50奈米之間。當然，熟諳此藝者會了解，如有必要，厚度620及625以及待於後面階段執行之氟植入步驟使用的植入能量可配合地調整以確保氟只植入多晶矽層615以避免閘極介電層結構610有任何損傷。
第6c圖圖示在氟植入製程630期間植入氟摻雜物至少於多晶矽層615內時部份完成的半導體設備結構600。在本發明的示意實施例中，摻雜物可由氟或氟化硼構成，例如二氟化硼BF2+、三氟化硼或彼等之混合物。
在一些特定示範具體實施例中，可以用使得氟不會直接植入閘極介電層結構610的劑量及能量植入氟摻雜物。根據本發明的示意實施例，氟劑量至少可約有3×1015原子/cm2。根據本發明的特定示意實施例，氟植入劑量可在約3×1015原子/cm2至約5×1015原子/cm2的範圍內。
在本發明的一些特定示範具體實施例中， 可選擇在1至100keV之間的加速能量(acceleration energies)，這取決於植入物種等等。在本發明的特定示意實施例中，可選擇約在1至50keV範圍內的加速能量。在較佳實施例中，可選擇約在1至25keV範圍內的加速能量。在更佳實施例中，可選擇約在5至20keV範圍內的加速能量。
第6d圖圖示在更進一步製造階段的半導體設備結構600，其中氟至少植入於多晶矽層615(參考第6c圖)而產生植入氟之多晶矽645。或者，氟也可植入閘極介電層結構610(參考第6c圖)以產生植入氟之閘極介電層結構635。熟諳此藝者明白，根據一些示範具體實施例，多晶矽645可配置於閘極介電質610(未圖示)上方。或者，多晶矽645可配置於閘極介電層結構635上方。
如圖示，在氟植入製程630(第6c圖)執行後，可應用圖案化製程650於如第6d圖所示的半導體設備結構600以便形成閘極電極結構(第6e圖)。熟諳此藝者會明白，圖案化製程650，例如，可包含以下適當步驟：沉積遮罩層，圖案化遮罩層，經由遮罩層執行適當的蝕刻步驟，移除遮罩層，諸如此類。
如第6e圖所示，可執行額外的習知程序以形成其他的設備組件，包括摻雜阱680、源極及汲極區670、源極及汲極延伸區672、以及覆蓋由閘極介電層結構637及閘極材料647構成之閘極層堆疊之側壁的側壁間隔體結構660。閘極材料647可對應至其中有氟雜質649(為 了便於圖解說明，只示意圖示)的摻氟多晶矽材料645(第6d圖)。在本發明的特定示範具體實施例中，閘極介電層結構637可內含氟雜質639。不過，這對本揭示內容不構成任何限制，而且熟諳此藝者會明白，閘極介電層結構637或者可不加入氟雜質639(未圖示)。熟諳此藝者會明白，如第6e圖所示之半導體設備結構的閘極長度(用雙箭頭674表示)範圍可在100奈米或更小，在50奈米或更小的範圍內較佳，在35奈米或更小的範圍內更佳。
本揭示內容建議在可執行用以活化摻雜物(例如源極/汲極及/或暈環摻雜物)、修復晶體損傷等等的最終退火順序之前，有從形成閘極材料層(例如，多晶矽沉積步驟(poly deposition step))開始一直到形成源極及汲極(因此在閘極圖案化之後)的額外氟植入。熟諳此藝者會明白，在該等製程步驟或順序期間，不應用高熱預算為較佳。例如，較佳為在形成源極及汲極區之前以及在最終退火之前，用等於或小於800℃的溫度，600℃為較佳，只形成相對冷的間隔體。
熟諳此藝者會明白，在考量的是NMOS設備結構時，硼植入製程(未圖示)可在第6c圖的植入製程630之前執行。在本發明的示範具體實施例中，硼分布可在形成閘極介電層結構610之前形成於半導體基板605內。
在示範具體實施例中，例如在第6a圖至第6e圖說明時提及之至少一個半導體設備結構600的半導體設備，在製造之半導體設備可包含低臨界電壓NMOS設備 及/或超低臨界電壓NMOS設備及/或正常臨界電壓NMOS設備及/或高臨界電壓NMOS設備。
第7圖根據本揭示內容的特定示範具體實施例示意圖示氟分布。具體而言，曲線710描繪氟濃度對於距離Y(由閘極介電層結構720之介面測量至底下半導體基板740)的相依性。閘極材料730描繪於閘極介電層結構720左邊。因此，如第7圖所示的濃度分布係對應至沿著本揭示內容之一段閘極電極沿著其高度方向繪出的氟雜質分布，該高度方向經界定成其取向與半導體基板中有閘極材料配置於其上方之表面的法線方向平行。如第7圖所示，在離介面約有50奈米或更小處，有約1021原子/cm3的最大氟濃度。在閘極介電層結構720內，氟雜質的濃度可約有1020原子/cm3或更小，以及約高於1019原子/cm3。在介面處，氟濃度急劇下降，用雙箭頭760表示。
熟諳此藝者會明白，如以上所解釋的，閘極介電層結構720中及在介面處的氟濃度分布建議氟沉積成為空氟叢集。
本揭示內容以各種態樣提供形成在先進技術節點之半導體設備結構的方法以及在先進技術節點的各個半導體設備結構，亦即，小於100奈米。在一些示範具體實施例中，在圖案化閘極介電層結構及多晶矽層用以形成閘極結構以及在閘極結構相對兩側植入源極及汲極區之前，執行氟植入製程用以至少於形成於介電層結構上方的多晶矽層中植入氟。
以上所揭示的特定具體實施例均僅供圖解說明，因為熟諳此藝者在受益於本文的教導後顯然可以不同但等價的方式來修改及實施本發明。例如，可用不同的順序完成以上所提出的製程步驟。此外，除非在以下申請專利範圍有提及，不希望本發明受限於本文所示之構造或設計的細節。因此，顯然可改變或修改以上所揭示的特定具體實施例而所有此類變體都被認為仍然是在本發明的範疇與精神內。因此，本文提出以下的申請專利範圍尋求保護。
600‧‧‧半導體設備結構
605‧‧‧矽基板
637‧‧‧閘極介電層結構
639‧‧‧氟雜質
647‧‧‧閘極材料
649‧‧‧氟雜質
660‧‧‧側壁間隔體結構
670‧‧‧源極及汲極區
672‧‧‧源極及汲極延伸區
674‧‧‧閘極長度
680‧‧‧摻雜阱

Claims (20)

  1. 一種形成半導體設備結構的方法，係包含：形成閘極介電層結構於半導體基板之表面上方；形成多晶矽層於該閘極介電層結構上方；執行氟植入製程用以至少於該多晶矽層中植入氟；藉由圖案化該閘極介電層結構及該多晶矽層而形成閘極結構；以及在該閘極結構的相對兩側形成源極及汲極區；其中，該閘極結構沿著從該閘極結構之一側上之源極/汲極區延伸至該閘極結構之另一側上之汲極/源極區的方向的最小尺寸小於約100奈米。
  2. 如申請專利範圍第1項所述之方法，其中，該氟植入製程包括具有大於約2×1015原子/cm2之劑量的氟植入步驟。
  3. 如申請專利範圍第2項所述之方法，其中，該劑量約為3×1015原子/cm2。
  4. 如申請專利範圍第1項所述之方法，其中，該最小尺寸小於約50奈米。
  5. 如申請專利範圍第4項所述之方法，其中，該最小尺寸小於約35奈米。
  6. 如申請專利範圍第1項所述之方法，其中，該閘極介電層結構包含高k介電材料、氧化矽材料及功函數調整材料中之至少一者。
  7. 如申請專利範圍第1項所述之方法，更包括：在執行該氟植入製程之前，執行硼植入製程。
  8. 如申請專利範圍第7項所述之方法，其中，在形成該閘極介電層結構之前，執行該硼植入製程。
  9. 如申請專利範圍第1項所述之方法，其中，在形成該等源極及汲極區之前，該半導體設備結構暴露於實質小於約800℃的溫度。
  10. 一種形成具有閘極長度小於35奈米之NMOS設備的方法，係包含：提供具有硼摻雜物分布靠近其表面的半導體基板；形成閘極介電層結構及多晶矽層於該表面上方；執行氟植入製程用以建立氟摻雜物分布於該多晶矽和該閘極介電層堆疊中以及於靠近該基板之該表面的該半導體基板內；以及之後藉由對該多晶矽層及該閘極介電層結構施加圖案化製程而形成閘極結構。
  11. 如申請專利範圍第10項所述之方法，其中，該氟植入製程的植入能量經選定成靠近該多晶矽層與該閘極介電層結構之介面形成該氟摻雜物分布之最大值。
  12. 如申請專利範圍第10項所述之方法，其中，該閘極介電層結構內的氟濃度大於該基板內的氟濃度。
  13. 一種半導體設備結構，係包含：半導體基板； 形成於該半導體基板上方的閘極結構，該閘極結構包含閘極層堆疊及側壁間隔體結構，其中，該閘極層堆疊包含閘極介電層及多晶矽層；以及形成於該閘極結構之相對兩側的源極及汲極區；其中，該閘極結構具有實質形成於該閘極層堆疊中的氟摻雜物分布；以及其中，該閘極層堆疊沿著從該閘極結構之一側上之源極/汲極區延伸至該閘極結構之另一側上之汲極/源極區的方向的最小尺寸小於約100奈米。
  14. 如申請專利範圍第13項所述之半導體設備結構，其中，該最小尺寸小於約50奈米。
  15. 如申請專利範圍第14項所述之半導體設備結構，其中，該最小尺寸小於約35奈米。
  16. 如申請專利範圍第13項所述之半導體設備結構，其中，該氟摻雜物分布的最大濃度值靠近該高k介電層與該多晶矽層的介面。
  17. 如申請專利範圍第16項所述之半導體設備結構，其中，該最大濃度值實質約1020原子/cm3至約1021原子/cm3。
  18. 如申請專利範圍第16項所述之半導體設備結構，其中，氟在該閘極介電層中的濃度約1019原子/cm3至約1020原子/cm3，以及氟在該基板中的該濃度約1019原子/cm3或實質小於1019原子/cm3。
  19. 如申請專利範圍第16項所述之半導體設備結構，其 中，該半導體設備結構包含低臨界電壓NMOS設備、超低臨界電壓NMOS設備、正常臨界電壓NMOS設備及高臨界電壓NMOS設備中之至少一者。
  20. 如申請專利範圍第16項所述之半導體設備結構，其中，該閘極介電層至少包含高k介電材料層。
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