KR20090086329A - 반도체 장치 - Google Patents
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Abstract
반도체 패키지의 봉지 수지로부터 반도체 칩에 대하여 응력이 가해져도, 특성값의 시프트가 적은 반도체 장치를 제공한다.
반도체 칩의 1 변에 대하여 수직 방향의 채널을 형성하는 M0S 트랜지스터와 수평 방향의 채널을 형성하는 M0S 트랜지스터를 조합함으로써, 응력에 기인하는 특성값 변동을 상쇄하여, 특성값의 시프트가 적은 반도체 장치로 한다.
반도체 장치, 반도체 패키지, 반도체 칩, 특성값의 시프트, 특성값 변동, MOS 트랜지스터
Description
본 발명은 고정밀도의 반도체 장치 및 그 제조 방법에 관한 것이다.
전압 검출기 (VD), 전압 레귤레이터 (VR), 리튬 전지 보호 IC 등의 전원 IC에 있어서는, 최근 추가적인 고정밀도화가 요구되고 있다. 통상, 고정밀도를 실현하기 위해서는, 웨이퍼 제조 공정 (전공정) 단계에서 발생한 제조 편차를 웨이퍼 테스트 공정 (후공정) 에 있어서, 폴리실리콘제의 퓨즈를 레이저 등에 의해 트리밍하여 특성값을 맞추어 넣어, 고정밀도를 실현하는 등의 수법이 취해지고 있다.
그러나, 이와 같이 하여 고정밀도로 작성한 칩이라도, 패키징 공정이나 프린트 기판에 대한 실장 공정에 있어서의 특성 변화가 있으면, 경우에 따라서는 제품 사양을 만족시킬 수 없는 사태가 발생한다. 패키징 공정이나 기판 실장 공정에서의 특성 변화의 원인으로서는, 열응력에 의한 소자 특성의 변화를 들 수 있다. 즉, 이들 공정을 거침으로써 반도체 칩에 응력이 가해지거나, 혹은 가해진 열에 의해 응력이 가해지는 방식이 변화됨으로써, 폴리실리콘 저항의 저항값이나 트랜지스터의 역치 (
) 전압 등이 변화하는 것이다.
이러한 변화를 방지하기 위하여, 프린트 기판에 대한 실장 후에 반도체 제품 의 특성을 조정할 수 있도록 해 두는 등의 발명이 개시되어 있다 (예를 들어, 특허문헌 1 참조). 그러나, 인용한 발명의 공정은 복잡하여, 실현하는 것은 비용 적으로 어렵다고 생각되어, 더 심플하고 비용적으로 알맞은 특성값 안정화 수법이 요망되고 있다.
[특허문헌 1] 일본 공개특허공보 2000-124343 호
본원 발명이 해결하고자 하는 문제점은 이하와 같다.
반도체 제품을 패키징하면, 고정밀도의 반도체 제품의 특성이 변화되어 버린다. 이 원인은, 전술한 바와 같이 응력에 의한 소자 특성의 변화라고 생각된다. 예를 들어, 봉지 수지로부터 반도체 칩에 대하여 응력이 가해져, 피에조 (piezo) 저항 효과에 의해 소자의 저항값, 특성이 변화한다. 최근, 부품의 소형화 요구에 의해, 소형의 패키지에 대한 실장이 활발히 이루어지고 있는데, 그에 수반하여 반도체 칩의 박형화 (薄型化) 도 진행되고 있다. 반도체 칩이 박형화되면 될수록, 동일한 응력이 가해진 경우, 보다 크게 반도체 칩이 변형되어, 보다 큰 특성 변화가 발생할 우려가 있다. 특성의 변화량은, 예를 들어 리튬 전지 보호 IC 의 과충전 검출 전압으로 하여 수 mV 와 같은 정도의 변화이지만, 고정밀도의 제품에 있어서 이 변화량은 무시할 수 없는 것이다.
한편, 고정밀도의 반도체 제품에 있어서는, 쌍을 형성한 트랜지스터 사이에서 특성이 동일함을 이용하여 고정밀도를 실현하고 있다. 예를 들어, 전류 거울 (current mirror) 회로는 쌍을 형성하는 P 채널 M0S 트랜지스터 사이에서 동일한 전류가 흐르는 것을 이용하여, 2 개의 전류 경로의 전류가 동등해지도록 작용하는 것을 이용한 회로이다. 통상, 쌍을 이루는 트랜지스터는 그 특성이 크게 다르지 않도록, 반도체 제품 내에서 가능한 한 가깝게, 가능하면 인접시켜 두는 것이 바람직하다. 또한, 그 채널 방향도 가지런히 해 두는 것이 특성 안정화에 기여 한다.
그런데, 이와 같은 반도체 제품에 응력이 가해져, 특성값의 변동 (시프트) 이 발생한다. 이때, 쌍을 형성하고 있는 트랜지스터 사이에서 불균일한 응력이 가해진 경우, 즉 각각의 트랜지스터에 가해지는 응력이 다른 경우에, 각각의 트랜지스터에서의 특성값 변동이 달라지게 된다.
본 발명은, 이와 같은 응력에 의한 특성값 변동을 저감하는 것이 가능한 반도체 장치를 제공하는 것을 목적으로 한다. 상기 과제를 해결하기 위하여, 본 발명은 다음의 수단을 이용하였다.
응력과 캐리어의 진행 방향이 이루는 각도 의존성을 이용하여, 소자 특성의 응력에 의한 변화를 상쇄하고, 결과적으로 특성 변화를 저감하는 것을 특징으로 하는 반도체 장치로 하였다.
또한, 별도의 수단으로서, 쌍을 형성하는 트랜지스터 사이에서 응력이 가해지는 방식을 균등하게 함으로써 특성 변화를 저감하는 것을 특징으로 하는 반도체 장치로 하였다.
본 발명을 이용함으로써, 반도체 장치의 실장시의 특성값 변동을 종래보다 저감하는 것이 가능해져, 보다 고정밀도의 반도체 장치를 실현하는 것이 가능해진다.
이하, 본 발명의 실시형태를 도 1 ∼ 도 4 에 기초하여 설명한다.
반도체 소자는, 실장시의 응력에 의한 피에조 저항 효과에 의해 캐리어의 이동도가 변화하여, 소자의 저항값 혹은 전류값이 변화하는 것이 알려져 있다. M0S 트랜지스터에 있어서는, 특히 이동도의 변화에 의한 상호 컨덕턴스 Gm 값의 변화가 현저히 보여진다. 그러면, 전류 거울 등 쌍으로 된 트랜지스터 사이의 Gm 값이 일정한 것을 전제로 한 회로에서는 이 실장에 의한 응력에서의 특성값 변화가 무시할 수 없을 정도로 커진다. 여기서 예로 나타낸 전류 거울 회로를 고려하면, 쌍을 형성하고 있는 트랜지스터 사이에서 Gm 값의 변화량 ΔGm 이 상이한 경우에 회로로서의 특성값 변동을 일으키게 된다.
그래서, 이러한 특성값에 영향이 큰 쌍을 형성한 트랜지스터 사이의 특성값 변동, 여기서는 Gm 값의 변동을 동등하게 함으로써, 쌍을 이루는 트랜지스터 사이의 특성값 변동을 상쇄하는 것이 가능해진다. 실장시에 칩에 가해지는 응력을 측정 혹은 시뮬레이션함으로써 예측하여, 소자에 가해지는 응력의 크기와, 응력과 채널이 이루는 각도가 쌍으로 된 트랜지스터 사이에서 동일해지도록 레이아웃을 행한다. 이로써, 쌍으로 된 트랜지스터 사이에서의 시프트가 동일해지기 때문에, 결과적으로 패키징시의 특성 변화를 저감하는 것이 가능해진다.
[실시예 1]
실리콘 반도체의 피에조 저항 효과는 면방위 의존성을 나타내는데, 이 면방위 의존성을 이용하여 시프트를 저감한다는 수법을 취한다. 예를 들어, <110> 방향의 정공 이동도는 응력의 방향에 대한 각도가 수직인 경우와 평행인 경우에서, 반대의 변동을 나타내는 것을 알고 있다. 이 효과를 이용하여, 채널이 형성되는 방향을 일 방향으로 한정하지 않고, 직교한 각도를 갖도록 레이아웃을 연구하여 하나의 트랜지스터를 형성함으로써, 각각의 응력에 대한 시프트 방향이 반대이기 때문에 시프트끼리가 상쇄되고, 결과적으로 특성값 변동을 저감하는 것이 가능해진다.
도 1 에는, 본 발명의 제 1 의 실시예의 모식도를 나타내었다. 제 1 의 소스 전극 (4) 과 제 1 의 게이트 전극 (6) 과 제 1 의 드레인 전극 (8) 과 제 1 의 게이트 전극 바로 아래에 게이트 절연막과 채널 영역을 갖는 제 1 의 트랜지스터 (10) 와, 제 2 의 소스 전극 (5) 과 제 2 의 게이트 전극 (7) 과 제 2 의 드레인 전극 (9) 과 제 2 의 게이트 전극 바로 아래에 게이트 절연막과 채널 영역을 갖는 제 2 의 트랜지스터 (11) 가 서로의 소스 전극으로 접속되고, 또한 서로의 트랜지스터의 채널 각도가 90˚상이하게 배치되어 있다. 일방의 트랜지스터 (10) 에서는 반도체 칩의 1 변에 대하여 수직 방향의 채널이 형성되고, 타방의 트랜지스터 (11) 에서는 그 1 변에 대하여 평행 방향의 채널이 형성된다. 이와 같이 채널 방향이 수직 방향인 트랜지스터와 평행 방향인 트랜지스터를 조합함으로써, 각각의 트랜지스터 동작시의 특성값 변동을 상쇄하는 것이 가능해진다.
실제의 회로에 있어서는, 이와 같이 하여, 상이한 채널 각도를 갖는 복수의 트랜지스터를 추가로 쌍을 형성하여 배치하게 된다. 이로써, 특성값의 변동이 적은 고정밀도의 회로를 형성할 수 있다.
[실시예 2]
도 2 에는, 본 발명에 있어서의 제 2 의 실시예의 모식도를 나타내었다. 채널 영역을 덮도록 게이트 절연막과 게이트 전극 (2) 이 십자형으로 형성되어 있고, 채널 영역에 의해 구획된 4 개의 영역 중 2 개의 영역에는 소스 영역 및 소스 전극 (4, 5) 이 대향하도록 배치되고, 나머지의 2 개의 영역에는 드레인 영역 및 드레인 전극 (8, 9) 이 대향하도록 배치되어 있다. 채널 영역이 십자형이기 때문에, 그 직교한 성분끼리가 트랜지스터 동작시의 특성값 변동을 상쇄하는 것이 가능해진다.
[실시예 3]
도 3 에는, 본 발명에 있어서의 제 3 의 실시예의 모식도를 나타내었다. 직사각형 띠 형상의 채널 영역의 내측에는 드레인 영역 (3), 채널 영역의 외측에는 소스 영역 (1) 이 배치되고, 또한 채널 영역을 덮도록 게이트 절연막과 게이트 전극이 형성되어 있다. 트랜지스터가 동작한 경우, 4 방향의 채널이 형성되어, 이들이 서로의 특성 변동을 상쇄하도록 작용한다. 도 3 에서는 직사각형 띠 형상의 채널 영역을 예로 설명했지만, 이 채널 영역은 고리형이어도 된다. 즉, 고리형의 채널 영역의 내측에는 드레인 영역, 채널 영역의 외측에는 소스 영역이 배치되고, 또한 채널 영역을 덮도록 게이트 절연막과 게이트 전극이 형성되어 있다. 트랜지스터가 동작하면 채널은 전체 방향에 형성되기 때문에, 특성값 변동에 대한 보다 효율적인 상쇄가 가능해진다.
[실시예 4]
또한, 별도의 실시예로서, 도 4 에 나타내는 바와 같이, 트랜지스터를 배치 한다는 방법도 있다 (커먼 센트로이드 (common centroid) 배치). 제 1 의 소스 전극 (4) 과 제 1 의 게이트 전극 (6) 과 제 1 의 드레인 전극 (8) 과 제 1 의 게이트 전극 바로 아래에 게이트 절연막과 채널 영역을 갖고 대각선 상에 배치된 제 1 의 트랜지스터 (10 및 13) 의 게이트 전극 및 드레인 전극을 각각 접속하고, 제 2 의 소스 전극 (5) 과 제 2 의 게이트 전극 (7) 과 제 2 의 드레인 전극 (9) 과 제 2 의 게이트 전극 바로 아래에 게이트 절연막과 채널 영역을 갖고 대각선 상에 배치된 제 2 의 트랜지스터 (11, 12) 의 게이트 전극 및 드레인 전극을 각각 접속하고, 각각의 트랜지스터의 소스 전극은 트랜지스터 (11, 10, 12, 13) 의 순서로 시리즈로 접속하는 것이다.
이 배치는, 전술한 실시예에서 보여진 바와 같은 채널과 응력이 이루는 각도가 2 개 이상 있고, 그것들이 직교하고 있는 것은 아니다. 그러나, 대각선 상에 교차하여 배치함으로써, 결과적으로 시프트를 저감하는 것이 가능해진다. 이 배치에 의해, 반도체 칩 내의 응력 분포가 있었을 경우에, 페어 트랜지스터 사이에서 가해지는 응력의 평균치가 균일해진다는 효과가 생긴다. 이 효과에 의해, 결과적으로 특성값의 변동을 저감하는 것이 가능해진다.
도 1 은 본 발명에 의한 반도체 장치에 사용되는 조합형 반도체 회로의 모식도이다.
도 2 는 본 발명에 의한 반도체 장치에 사용되는 십자형 반도체 회로의 모식도이다.
도 3 은 본 발명에 의한 반도체 장치에 사용되는 원형 반도체 회로의 모식도이다.
도 4 는 본 발명에 의한 반도체 장치에 사용되는 크로스형 반도체 회로의 모식도이다.
부호의 설명
1 소스 전극
2 게이트 전극
3 드레인 전극
4 제 1 의 소스 전극
5 제 2 의 소스 전극
6 제 1 의 게이트 전극
7 제 2 의 게이트 전극
8 제 1 의 드레인 전극
9 제 2 의 드레인 전극
10 제 1 의 트랜지스터
11 제 2 의 트랜지스터
12 제 3 의 트랜지스터
13 제 4 의 트랜지스터
Claims (6)
- 반도체 기판과,상기 반도체 기판 상에 서로 직교하여 배치된 복수의 채널 방향으로 이루어지는 채널 영역을 갖고, 상기 채널 영역을 사이에 두고 대향하는 복수의 소스 영역 및 복수의 드레인 영역이 각각 서로 접속되어 하나의 트랜지스터로서 동작하는 M0S 트랜지스터의 쌍으로 이루어지는, 반도체 장치.
- 제 1 항에 있어서,상기 M0S 트랜지스터의 상기 채널 영역은, 십자형으로서, 상기 십자형 채널 영역에 의해 구획된 4 개의 영역에 2 개의 소스 영역이 서로 대향하고, 나머지의 영역에 2 개의 드레인 영역이 서로 대향하여 배치되어 있는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 M0S 트랜지스터는, 제 1 도전형의 반도체 기판 상에 형성된 제 1 도전형의 직사각형 띠 형상 채널 영역과, 상기 직사각형 띠 형상 채널 영역에 둘러싸인 영역 내에 형성된 제 2 도전형의 드레인 영역과, 상기 제 1 도전형의 채널 영역의 외측 영역에 형성된 제 2 도전형의 소스 영역과, 상기 직사각형 띠 형상 채널 영역 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 M0S 트랜지스터는, 제 1 도전형의 반도체 기판 상에 형성된 제 1 도전형의 고리형 채널 영역과, 상기 고리형 채널 영역에 둘러싸인 영역 내에 형성된 제 2 도전형의 드레인 영역과, 상기 제 1 도전형의 채널 영역의 외측 영역에 형성된 제 2 도전형의 소스 영역과, 상기 고리형 채널 영역 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
- 반도체 칩의 1 변에 대하여 수직 방향의 채널을 형성하는 제 1 의 채널 영역을 갖는 제 1 의 트랜지스터와, 상기 반도체 칩의 상기 1 변에 대하여 평행 방향의 채널을 형성하는 제 2 의 채널 영역을 갖는 제 2 의 트랜지스터의 상기 제 1 의 채널 영역 및 제 2 의 채널 영역을 사이에 두고 대향하는 복수의 소스 영역 및 복수의 드레인 영역이 각각 서로 접속되어 하나의 트랜지스터로서 동작하는 M0S 트랜지스터의 쌍으로 이루어지는, 반도체 장치.
- 반도체 기판 상에 동일한 채널 방향을 갖는 4 개의 MOS 트랜지스터를 배치하고, 상기 4 개의 MOS 트랜지스터 중 대각선 상의 2 개의 MOS 트랜지스터의 드레인 전극 및 게이트 전극이 각각 접속된 2 세트의 MOS 트랜지스터를 갖는, 반도체 장 치.
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