KR20070106439A - 반도체 장치 및 그 제조 방법 - Google Patents

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마사까쯔 호시
요시오 시모이다
히데아끼 다나까
시게하루 야마가미
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닛산 지도우샤 가부시키가이샤
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Abstract

소스 전극과의 접촉 저항 및 온 저항의 저감이 가능한 반도체 장치와 그 제조 방법을 제공한다. 기판 영역(1) 위에 형성한 드레인 영역(2)과 상이한 밴드 갭의 헤테로 반도체 영역(3)과 드레인 영역(2)의 접합부에 근접한 위치에 게이트 절연막(4)을 개재하여 형성된 게이트 전극(13) 위에 층간 절연막(9)을 개재하여 소스 전극(7)을 형성하고, 헤테로 반도체 영역(3)이 소스 전극(7)에 접하는 적어도 일부의 컨택트 영역(14)의 도전형을 드레인 영역(2)과 동일하게 하고, 또한, 그 불순물 밀도를 게이트 전극(13)과 대면하여 위치하는 헤테로 반도체 영역(3)의 게이트 전극 대면부(3a)의 적어도 일부의 영역의 불순물 밀도에 비해 높게 한다. 또한, 게이트 전극 대면부(3a)와 컨택트 영역(14) 사이를 연결하는 헤테로 반도체 영역(3) 내의 도전부도, 드레인 영역(2)과 동일한 도전형으로, 게이트 전극 대면부(3a)의 불순물 밀도보다도 높게 한다.
헤테로 반도체 영역, 드레인 영역, 불순물 밀도, 컨택트부, 도전부, 저저항 영역, 게이트 전극 대면부

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명에 따른 반도체 장치의 제1 실시예의 디바이스 단면 구조를 도시하는 단면도.
도 2는 본 발명에 따른 반도체 장치의 제1 실시예의 도 1과는 다른 디바이스 단면 구조를 도시하는 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 제1 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 제2 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 5는 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 제3 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 6은 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 제4 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 7은 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 제5 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 8은 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 제6 공정에서 의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 9는 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 제7 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 10은 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 제8 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 11은 본 발명에 따른 반도체 장치의 제1 실시예의 도 1과는 또 다른 디바이스 단면 구조를 도시하는 단면도.
도 12는 본 발명의 제1 실시예에서의 도 1과는 또 다른 반도체 장치를 제조하는 제4 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 13은 본 발명의 제1 실시예에서의 도 1과는 또 다른 반도체 장치를 제조하는 제5 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 14는 본 발명의 제1 실시예에서의 도 1과는 또 다른 반도체 장치를 제조하는 제6 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 15는 본 발명의 제1 실시예에서의 도 1과는 또 다른 반도체 장치를 제조하는 제7 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 16은 본 발명의 제1 실시예에서의 도 1과는 또 다른 반도체 장치를 제조하는 제8 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 17은 본 발명에 따른 반도체 장치의 제1 실시예의 도 11과는 다른 디바이스 단면 구조를 도시하는 단면도.
도 18은 본 발명의 제1 실시예에서의 도 11과는 다른 반도체 장치를 제조하 는 제6 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 19는 본 발명의 제1 실시예에서의 도 11과는 다른 반도체 장치를 제조하는 제7 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 20은 본 발명의 제1 실시예에서의 도 11과는 다른 반도체 장치를 제조하는 제8 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 21은 본 발명에 따른 반도체 장치의 제1 실시예의 도 1과는 또 다른 디바이스 단면 구조를 도시하는 단면도.
도 22는 본 발명에 따른 반도체 장치의 제2 실시예의 디바이스 단면 구조를 도시하는 단면도.
도 23은 본 발명의 제2 실시예에 따른 반도체 장치를 제조하는 제1 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 24는 본 발명의 제2 실시예에 따른 반도체 장치를 제조하는 제2 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 25는 본 발명의 제2 실시예에 따른 반도체 장치를 제조하는 제3 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 26은 본 발명의 제2 실시예에 따른 반도체 장치를 제조하는 제4 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 27은 본 발명의 제2 실시예에 따른 반도체 장치를 제조하는 제5 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 28은 본 발명의 제2 실시예에 따른 반도체 장치를 제조하는 제6 공정에서 의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 29는 본 발명의 제2 실시예에 따른 반도체 장치를 제조하는 도 24와 다른 제2 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 30은 본 발명의 제2 실시예에 따른 반도체 장치를 제조하는 도 25와 다른 제3 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 31은 본 발명의 제2 실시예에 따른 반도체 장치를 제조하는 도 26과 다른 제4 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 32는 본 발명에 따른 반도체 장치의 제2 실시예의 도 22와는 다른 디바이스 단면 구조를 도시하는 단면도.
도 33은 본 발명의 제2 실시예에서의 도 22와는 다른 반도체 장치를 제조하는 제5 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 34는 본 발명의 제2 실시예에서의 도 22와는 다른 반도체 장치를 제조하는 제6 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 35은 본 발명에 따른 반도체 장치의 제3 실시예의 디바이스 단면 구조를 도시하는 단면도.
도 36은 본 발명에 따른 반도체 장치의 제3 실시예의 도 35와는 다른 디바이스 단면 구조를 도시하는 단면도.
도 37은 본 발명의 제3 실시예에 따른 반도체 장치를 제조하는 제5 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 38은 본 발명의 제2 실시예에 따른 반도체 장치를 제조하는 제6 공정에서 의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 39는 본 발명의 제2 실시예에 따른 반도체 장치를 제조하는 제7 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 40은 본 발명의 제2 실시예에 따른 반도체 장치를 제조하는 제8 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 41은 본 발명에 따른 반도체 장치의 제3 실시예의 도 35와는 다른 디바이스 단면 구조를 도시하는 단면도.
도 42는 본 발명에 따른 반도체 장치의 제3 실시예의 도 36과는 다른 디바이스 단면 구조를 도시하는 단면도.
도 43은 본 발명에 따른 반도체 장치의 제3 실시예의 도 41과는 다른 디바이스 단면 구조를 도시하는 단면도.
도 44은 본 발명에 따른 반도체 장치의 제3 실시예의 도 42와는 다른 디바이스 단면 구조를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1:기판 영역
2:드레인 영역
3:제1 헤테로 반도체 영역
3a:게이트 전극 대면부
4:게이트 절연막
5:게이트 전극
6:저저항 영역
6a:컨택트부
6b:도전부
7:소스 전극
8:드레인 전극
9:층간 절연막
10:마스크재
11:제1 불순물
12:마스크재
13:게이트 전극
14:컨택트 영역
15:제2 헤테로 반도체 영역
16:제2 불순물
17:제1 전계 완화 영역
18:제2 전계 완화 영역
19:도전 영역
100, 100A, 100B, 100C, 100D, 200, 200A, 300, 400, 500, 600, 700, 800:반도체 장치
일본 특개 2003-318398호 공보
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것이다.
본 발명의 배경으로 되는 종래 기술로서, 본 출원인이 출원한 특허 문헌 1의 일본 특허 공개 2003-318398호 공보 「탄화규소 반도체 장치」가 있다.
그 특허 문헌 1에 기재된 종래 기술에서는，N+형의 탄화규소 기판 영역 위에 N-형의 에피택셜 영역이 형성된 반도체 기체의 제1 주면에 N-형의 다결정 실리콘 영역이 접하도록 형성되어 있고, 에피택셜 영역과 N-형의 다결정 실리콘층은 헤테로 접합을 하여, N-형의 다결정 실리콘층은 헤테로 반도체 영역으로서 작용하고 있다. 또한, 에피택셜 영역과 N-형의 다결정 실리콘 영역의 접합부에 근접하여, 게이트 절연막을 개재하여 게이트 전극이 형성되어 있다. N-형의 다결정 실리콘 영역은 소스 전극에 접속되고, N+형 탄화규소 기판 영역의 이면에는 드레인 전극이 형성되어 있다.
전술한 바와 같은 구성의 종래 기술의 반도체 장치에서는, 소스 전극을 접지하고, 드레인 전극에 소정의 정전압을 인가한 상태에서, 게이트 전극의 전위를 제어함으로써 스위치로서 기능한다. 즉, 게이트 전극을 접지한 상태에서는，N-형의 다결정 실리콘 영역과 에피택셜 영역의 헤테로 접합에는, 역 바이어스가 인가되어, 드레인 전극과 소스 전극 사이에 전류는 흐르지 않는다. 그러나, 게이트 전극에 소정의 정전압이 인가된 상태에서는，N-형의 다결정 실리콘 영역과 에피택셜 영역의 헤테로 접합 계면에 게이트 전계가 작용하여, 게이트 산화막 계면의 헤테로 접합면이 이루는 에너지 장벽의 두께가 얇아지기 때문에, 드레인 전극과 소스 전극 사이에 전류가 흐른다.
여기서, 상기 특허 문헌 1과 같은 종래 기술에서는, 전류의 차단·도통의 제어 채널로서 헤테로 접합부를 이용하기 때문에, 채널 길이가 헤테로 장벽의 두께의 정도에서 기능하기 때문에, 저저항의 도통 특성이 얻어진다.
그러나, 상기 특허 문헌 1과 같은 종래구조에서는，N-형의 다결정 실리콘 영역 즉 헤테로 반도체 영역과 소스 전극의 접속에서의 접촉 저항을 저감하는 데에는 한계가 있었다. 또한, 제조 방법에서도, 다결정 실리콘층을 성막한 직후에, 즉시 불순물의 도입을 하고 있기 때문에，N-형의 다결정 실리콘 영역 즉 헤테로 반도체 영역의 형성으로부터 헤테로 반도체 영역 위에 소스 전극을 형성할 때까지의 동안에 열처리를 수반하는 공정이 개재됨으로써, 다결정 실리콘 영역 즉 헤테로 반도체 영역에 도입한 불순물이 확산되어, 소스 전극이 접촉하는 N-형의 다결정 실리콘 영역 즉 헤테로 반도체 영역의 소정 영역에서의 불순물 밀도가 저하되게 되기 때문 에, 역시, 소스 전극과의 접촉 저항을 저감하는 데에는 한계가 있었다.
본 발명은, 이상과 같은 종래 기술의 문제를 해결하기 위해 이루어진 것으로, 헤테로 반도체 영역과 소스 전극의 접촉 저항 및 헤테로 반도체 영역 내의 온 저항을 저감하는 것이 가능한 반도체 장치를 제공함과 함께, 그 반도체 장치를 용이하게 제조하는 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은, 전술의 과제를 해결하기 위해, 헤테로 반도체 영역 내의 소스 전극과 접하는 컨택트부의 적어도 일부의 영역을, 반도체 기체의 도전형과 동일한 도전형으로 이루어지고, 또한, 그 불순물 밀도가, 게이트 전극과 대면하여 위치하는 해당 헤테로 반도체 영역 내의 게이트 전극 대면부의 적어도 일부의 영역의 불순물 밀도에 비해 높아지도록 구성하고 있다.
이하에, 본 발명에 따른 반도체 장치 및 그 제조 방법의 최량의 실시예에 대해서, 그 일례를 도면을 참조하면서 상세하게 설명한다.
(제1 실시예)
(구조예)
도 1은, 본 발명에 따른 반도체 장치의 제1 실시예의 디바이스 단면 구조를 도시하는 단면도이다. 도 1의 반도체 장치(100)는, 구조 단위 셀이 2개 대면하여 배열된 경우의 단면을 도시하고 있지만, 실제로는, 이들 셀을, 복수, 병렬로 접속하여 소자를 형성하게 된다. 또한, 본 실시예에서는, 탄화규소를 기판재료로 한 반도체 장치에 대해서 일례로서 설명한다.
예를 들면, 탄화규소의 폴리 타입(다결정형)이 4H(4층 육방정) 타입의 N+형(「+」는 고밀도를 나타낸다)의 기판 영역(1) 위에는, 탄화규소의 N-형(「-」는 저밀도를 나타냄)의 드레인 영역(2)이 반도체 기체로서 형성되어 있다. 드레인 영역(2)의 기판 영역(1)과의 접합면에 대향하는 반대측의 제1 주면 위의 소정 영역 예를 들면 주변부의 영역에는, 그 제1 주면에 접하도록, 반도체 기체와 동일한 도전형 예를 들면 N형의 다결정 실리콘으로 이루어지는 제1 헤테로 반도체 영역(3)(제1 도전형으로 되는 N형의 헤테로 반도체 영역(3))이 형성되어 있다. 즉, 드레인 영역(2)과 제1 헤테로 반도체 영역(3)의 접합부는, 탄화규소와 다결정 실리콘의 밴드 갭이 서로 다른 재료에 의한 헤테로 접합으로 이루어져 있고, 그 접합 계면에는 에너지 장벽이 존재하고 있다. 또한, 제1 헤테로 반도체 영역(3)과 드레인 영역(2)에 모두 접하도록, 드레인 영역(2)의 표면층의 제1 주면 위에 홈을 파지 않고, 예를 들면 실리콘 산화막으로 이루어지는 게이트 절연막(4)이 형성되어 있다. 또한, 게이트 절연막(4) 위의 소정 영역 예를 들면 중앙부의 영역에는 게이트 전극(5)이 형성되어 있다.
또한, 도 1의 반도체 장치(100)에서는, 제1 헤테로 반도체 영역(3) 내에서, 그 단부에서 소스 전극(7)과 컨택트하는 적어도 일부의 영역으로부터, 게이트 절연막(4)을 개재하여 게이트 전극(5)의 단부의 바로 아래에 근접하는 위치까지, 제1 주면을 따라 N+형의 저저항 영역(6)이 형성되어 있고, 저저항 영역(6)은, 소스 전극(7)과 접속되어 있다. 즉, 도 1의 반도체 장치(100)에서, 제1 헤테로 반도체 영 역(3)의 일부로서 형성되어 있는 게이트 전극 대면부(3a)의 불순물 밀도(N-형), 즉, 게이트 절연막(4)을 개재하여 게이트 전극(5)과 대면하는 위치에 근접하여 배치되어 있는 게이트 전극 대면부(3a)의 불순물 밀도(N-형)에 비해, 저저항 영역(6)으로서 형성되어 있어, 소스 전극(7)과 접하는 컨택트부(6a), 및, 게이트 전극 대면부(3a)와 상기 컨택트부(6a) 사이에 끼워진 도전부(6b)의 어느 부위도, 불순물 밀도(N+형)가 높은 구성으로 되어 있다. 또한, 기판 영역(1)에는 드레인 전극(8)이 접속하도록 형성되어 있다. 또한, 게이트 전극(5)과 소스 전극(7)은 층간 절연막(9)으로 절연되어 있다.
본 실시예에서는, 도 1의 반도체 장치(100)에 나타내는 바와 같이, 드레인 영역(2)은, 그 제1 주면의 중앙부 즉 게이트 절연막(4)과 접하는 면에 홈을 파지 않고, 게이트 전극(5)이 게이트 절연막(4)을 개재하여 제1 헤테로 반도체 영역(3)과 드레인 영역(2)에 각각 근접하는 구조를 일례로서 나타내고 있지만, 예를 들면, 도 2에 도시하는 반도체 장치(100A)와 같이, 드레인 영역(2)의 제1 주면의 중앙부에 홈을 파고, 드레인 영역(2)에 구멍을 뚫어 형성한 홈 내에 게이트 절연막(4)을 개재하여 게이트 전극(5)을 매립한 이른바 트렌치형의 구성으로 해도 된다. 여기에, 도 2는, 본 발명에 따른 반도체 장치의 제1 실시예의 도 1과는 다른 디바이스 단면 구조를 도시하는 단면도이다.
(제조 방법예)
다음으로, 도 1에 도시한 본 발명의 제1 실시예에 따른 반도체 장치(100)의 제조 방법을, 도 3 내지 도 10을 이용하여 설명한다. 여기에, 도 3 내지 도 10은, 본 발명의 제1 실시예에 따른 반도체 장치(100)를 제조하는 각 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도로서, 각각, 제1 공정 내지 제8 공정에서 제조되는 중간 제조물의 단면 구조의 일례를 도시하고 있다.
우선, 도 3의 제1 공정(반도체 기체 형성 공정 및 헤테로 반도체 영역 형성 공정의 전반 공정)에서의 단면도에 도시한 바와 같이, N+형의 기판 영역(1) 위에 N-형의 드레인 영역(2)을 에피택셜 성장시켜 형성한 N형의 탄화규소 반도체 기체 위에, 예를 들면, LP-CVD(Low Pressure Chemical Vapor Deposition)법에 의해 제작된 다결정 실리콘층을 형성한다. 그리고, 예를 들면 이온 주입법으로 인 혹은 비소를 불순물 도입함으로써, N-형의 제1 헤테로 반도체 영역(3)의 층을 형성한다. 또한, 상기 다결정 실리콘층은, LP-CVD법이 아니라, 전자 빔 증착법이나 스퍼터법 등으로 퇴적한 후에, 레이저 어닐링 등으로 재결정화시켜 형성해도 되고, 예를 들면 분자선 에피텍셜 등으로 헤테로 에피택셜 성장시킨 단결정 실리콘으로 형성해도 된다. 또한, 다결정 실리콘층에의 불순물 도핑을 행하는 방법으로서, 이온 주입법에 한하지 않고, 고상 확산법이나 기상 확산법을 이용해도 된다.
다음으로, 도 4의 제2 공정(헤테로 반도체 영역 형성 공정의 후반 공정)에서의 단면도에 도시한 바와 같이, N-형의 제1 헤테로 반도체 영역(3)의 층 위의 소정 영역(주변부측의 영역)에, 예를 들면 포토리소그래피에 의해 소정의 마스크재를 형 성하고, 예를 들면 반응성 이온 에칭(드라이 에칭)에 의해, 선택적으로 N-형의 제1 헤테로 반도체 영역(3)의 층을 에칭하여, 주변부측의 영역으로 이루어지는 제1 헤테로 반도체 영역(3)을 형성한다. 이 때, 마스크재로서, SiO2막이나 SiN막 등 상이한 재료를 이용하여도 된다. 또한, 제1 헤테로 반도체 영역(3)의 층을 에칭하는 방법으로서, 웨트 에칭법이나 산화 및 산화막 제거에 의한 에칭법 등 다른 에칭 방법을 이용해도 된다.
또한, 제1 헤테로 반도체 영역(3)의 층의 에칭 후, 마스크재를 제거한 상태에서, 예를 들면 900℃의 드라이 O2 산화로 희생 산화막의 형성, 및, 예를 들면 불화 암모늄과 불산의 혼합 용액으로 웨트 에칭에 의한 희생 산화막의 제거를 행하고, 드라이 에칭에 의한 에칭 데미지 제거를 행해도 된다. 또한, 희생 산화막의 형성 방법으로서는, 드라이 O2에 의한 산화를 일례로서 들고 있지만, 드레인 영역(2)의 에칭 데미지가 생긴 영역을 산화막 내에 집어넣을 수만 있으면, 어떤 방법이어도 된다. 또한, 마스크재의 재료에 따라서는, 마스크재를 가진 상태 그대로, 전술한 희생 산화 등의 에칭 데미지 제거의 공정을 행해도 된다.
다음으로, 도 5의 제3 공정(게이트 전극층 형성 공정)에서의 단면도에 도시한 바와 같이, 제1 헤테로 반도체 영역(3) 및 드레인 영역(2)의 표층부를 따라, 게이트 절연막(4)을 형성한다. 게이트 절연막(4)은 열 산화에 의해 형성되어도 되고, CVD법에 의해 형성된 산화막을 사용해도 된다. 또한, 산화막을 형성한 후에, 소정 온도나 소정 분위기 중에서 어닐링하는 공정을 행해도 된다. 그 후, 예를 들 면 LP-CVD법에 의해 형성된 다결정 실리콘층을 게이트 전극(5)의 층으로서 게이트 절연막(4) 위에 퇴적한다.
다음으로, 도 6의 제4 공정(게이트 전극 형성 공정)에서의 단면도에 도시한 바와 같이, 게이트 전극(5)의 층 위의 소정 영역(중앙부의 영역)에, 예를 들면 포토리소그래피에 의해 소정의 마스크재(10)를 형성하고, 예를 들면 반응성 이온 에칭(드라이 에칭)에 의해, 선택적으로 게이트 전극(5)의 층을 에칭하여, 게이트 전극(5)의 패턴으로 패터닝한다. 이 때, 마스크재(10)로서, SiO2막이나 SiN막 등 상이한 재료를 이용해도 된다.
다음으로, 도 7의 제5 공정(저저항 영역 형성 공정 및 게이트 전극층 불순물 도입 공정)에서의 단면도에 도시한 바와 같이, 마스크재(10)를 제거한 후에, 제1 헤테로 반도체 영역(3)의 표층부 및 게이트 전극(5)에 예를 들면 이온 주입법으로 인 혹은 비소를 동시에 불순물로서 도입한다. 본 실시예에서는, 제1 헤테로 반도체 영역(3)의 표층부에는 게이트 절연막(4)을 개재하여 불순물을 도입하는 경우에 대해서 설명하고 있지만, 불순물을 도입하는 부분에 접하는 게이트 절연막(4)의 소정부를 제거하고 나서, 불순물을 도입해도 된다. 또한, 불순물의 도입에는 고상 확산법이나 기상 확산법을 이용해도 된다.
다음으로, 도 8의 제6 공정(층간 절연막 형성 공정)에서의 단면도에 도시한 바와 같이, 게이트 절연막(4) 및 게이트 전극(5) 위에, 예를 들면 CVD법에 의해 형성된 실리콘 산화막으로 이루어지는 층간 절연막(9)을 형성함과 함께, 도 7의 제5 공정에서 제1 헤테로 반도체 영역(3)의 표층부 및 게이트 전극(5)에 도입한 불순물을 열처리 등에 의해 활성화함으로써, 각각, N+형의 저저항 영역(6) 및 N+형의 게이트 전극(5)이 형성된다(기호 「+」는, 고밀도인 것을 나타낸다). 여기서, 열처리의 온도나 시간을 제어함으로써, 저저항 영역(6)의 확산 깊이를 용이하게 제어할 수 있기 때문에, 게이트 전극(5)의 단부의 바로 아래에도, 게이트 절연막(4)을 개재하여 근접하여 위치하도록 저저항 영역(6)을 형성할 수 있다.
다음으로, 도 9의 제7 공정(드레인 전극 형성 공정 및 컨택트홀 형성 공정)에서의 단면도에 도시한 바와 같이, 이면측에 상당하는 기판 영역(1)에는, 예를 들면, 티탄(Ti), 니켈(Ni)로 이루어지는 드레인 전극(8)을 형성한다. 그 후, 층간 절연막(9) 위의 소정 영역(주변부를 제외한 영역)에 형성된 소정의 마스크재(12)를 이용하여, 층간 절연막(9)의 주변부의 영역을 선택적으로 반응성 이온 에칭(드라이 에칭)법 등으로 에칭하여, 컨택트홀을 형성한다.
마지막으로, 도 10의 제8 공정(소스 전극 형성 공정)에서의 단면도에 도시한 바와 같이, 마스크재(12)를 제거한 후, 컨택트홀을 통해서 저저항 영역(6)에 접속하도록, 티탄(Ti), 알루미늄(Al)을 차례로 퇴적함으로써 소스 전극(7)을 형성하여, 도 1에 도시한 본 발명의 제1 실시예에 따른 반도체 장치(100)를 완성시킨다.
이상과 같이, 본 실시예의 반도체 장치(100)는, 종래부터의 제조 기술로 용이하게 제조하는 것이 가능하다.
또한, 본 실시예에서는, 도 7의 제5 공정에 도시한 바와 같이, 적어도, 소정 의 마스크재(10)를 이용하여 게이트 전극(5)을 패터닝하는 도 6의 제4 공정보다도 후에, 제1 헤테로 반도체 영역(3)이나 게이트 전극(5) 내에 불순물을 도입하는 공정의 순번으로 하고 있어, 게이트 절연막(4)을 형성할 때 혹은 그 전후에 실시되는 열처리의 영향을 받지 않고, 저저항 영역(6)을 형성할 수 있기 때문에, 저저항 영역(6)의 불순물 밀도나 두께의 제어가 매우 용이해진다. 특히, 본 실시예와 같이, 제1 헤테로 반도체 영역(3)에 다결정 실리콘을 이용하는 경우, 단결정 실리콘에 비해 불순물의 확산이 빠르기 때문에, 게이트 절연막(4)의 막질 향상을 위한 열 프로세스를 회피할 수 있게 되어, 그 결과로서, 저저항 영역(6)의 영역 형성의 제어성이 매우 향상되게 된다.
이상과 같이, 제1 헤테로 반도체 영역(3)에서의 저저항 영역(6)의 형성에 의해, 소스 전극(7)과의 접촉 저항을 보다 저감하는 것이 가능하게 된다. 또한, 본 실시예에서는, 일례로서, 저저항 영역(6)을, 소정의 두께로 하여 제1 헤테로 반도체 영역(3)의 표층부에 형성하는 것으로 하고, 그 아래의 드레인 영역(2)측과 접하는 영역(헤테로 접합하는 영역)에 제1 헤테로 반도체 영역(3)이 형성되어 있기 때문에, 드레인 영역(2)과 제1 헤테로 반도체 영역(3)의 헤테로 접합으로 결정되는 내압이 얻어진다.
또한, 본 실시예에서는, 제1 헤테로 반도체 영역(3) 내에 불순물을 도입할 때에, 도 7의 제5 공정에 도시한 바와 같이, 게이트 전극(5)을 이용하여, 제1 헤테로 반도체 영역(3)의 소정 영역 예를 들면 주변부의 영역에 대해서, 선택적으로 불순물을 도입하고 있기 때문에, 게이트 전극(5)과 대면하는 위치에 근접하여 배치되 어 있는 제1 헤테로 반도체 영역(3)의 게이트 전극 대면부(3a)에는 불순물이 도입되지 않는다. 이 때문에, 채널부로 되는 게이트 전극 대면부(3a)는, 종래 구조와 마찬가지의 스위치 특성이 얻어짐과 함께, 소스 전극(7)과 게이트 전극 대면부(3a) 사이는, 컨택트부(6a)와 도전부(6b)로 이루어지는 저저항 영역(6)에 의해, 저저항으로 접속할 수 있기 때문에, 종래 구조에 비해, 더욱 온 저항을 저감하는 것이 가능하다.
또한, 본 실시예에서는, 제1 헤테로 반도체 영역(3) 내에 불순물을 도입할 때에, 도 7의 제5 공정에 도시한 바와 같이, 동시에, 게이트 전극(5)에 불순물을 도입하여 N+형의 게이트 전극(5)을 형성하는 것으로 하고 있어, N+형 불순물 도입 공정을 간략화할 수 있어, 제조 코스트를 억제할 수 있다.
또한, 도 1의 반도체 장치(100)에서는, 저저항 영역(6)의 소스 전극(7)과 접속하는 컨택트부를, 제1 헤테로 반도체 영역(3)의 표층부의 반대측의 드레인 영역(2)측의 반도체 기체의 제1 주면과 평행하도록 형성하고 있는 예를 나타냈지만, 저저항 영역(6)과 소스 전극(7)이 접속하기 위한 컨택트홀을, 저저항 영역(6) 즉 제1 헤테로 반도체 영역(3)으로부터 드레인 영역(2)에 달하는 위치까지 깊게 형성하는 것으로 하여, 저저항 영역(6)의 단부 즉 측면부(반도체 기체의 제1 주면과 평행하지 않은 면)가 소스 전극(7)과 접촉하도록 형성해도 된다. 즉, 이 경우에는, 제1 헤테로 반도체 영역(3)에 형성한 저저항 영역(6)은, 반도체 기체의 드레인 영역(2)의 제1 주면과 평행하지 않은 면에서, 소스 전극(7)과 접촉하게 된다.
(동작예)
다음으로, 도 1에 도시하는 반도체 장치(100)의 동작에 대해서, 그 일례를 설명한다. 본 실시예에서는, 예를 들면 소스 전극(7)을 접지하고, 드레인 전극(8)에 정전위를 인가하여 사용한다.
우선, 게이트 전극(5)을 예를 들면 접지 전위 혹은 부전위로 한 경우, 반도체 장치(100)는 차단 상태를 유지한다. 그 이유는, 제1 헤테로 반도체 영역(3)과 드레인 영역(2)의 헤테로 접합 계면에는, 전도 전자에 대한 에너지 장벽이 형성되어 있기 때문이다.
본 실시예에서는, 전술한 바와 같이, 저저항 영역(6)을 미리 정한 소정의 두께로 하고, 그 아래의 드레인 영역(2)과 접하는 영역에는 제1 헤테로 반도체 영역(3)이 형성된 상태를 가능하게 하는 제조 방법으로 하고 있기 때문에, 드레인 영역(2)과 제1 헤테로 반도체 영역(3)의 헤테로 접합으로 결정되는 내압을 얻을 수 있다.
다음으로, 차단 상태로부터 도통 상태로 전환하기 위해, 게이트 전극(5)에 정전위를 인가한 경우, 게이트 절연막(4)을 개재하여 제1 헤테로 반도체 영역(3)과 드레인 영역(2)이 접하는 헤테로 접합 계면까지 게이트 전계가 미치기 때문에, 게이트 전극(5) 근방의 제1 헤테로 반도체 영역(3)의 게이트 전극 대면부(3a) 및 드레인 영역(2)의 표층부 근방에는 전도 전자의 축적층이 형성된다. 이 결과, 게이트 전극(5) 근방의 제1 헤테로 반도체 영역(3)과 드레인 영역(2)의 접합 계면에서의 제1 헤테로 반도체 영역(3)측의 포텐셜이 낮아지고, 또한, 드레인 영역(2)측의 에너지 장벽이 급준하게 되기 때문에, 에너지 장벽 내를 전도 전자가 도통하는 것이 가능하게 된다.
이 때, 본 실시예에서는, 전술한 바와 같이, 제1 헤테로 반도체 영역(3) 내에 불순물을 도입할 때에, 게이트 전극(5)을 이용하여, 제1 헤테로 반도체 영역(3)의 주변부의 영역에 대해서, 선택적으로 불순물을 도입하고 있기 때문에, 게이트 전극(5)과 대면하는 제1 헤테로 반도체 영역(3)의 중앙부의 게이트 전극 대면부(3a)에는 불순물이 도입되지 않아, 게이트 전계가 차폐되기 어려운 구조로 되어 있다. 그 때문에, 드레인 영역(2)측의 에너지 장벽을 보다 급준하게 할 수 있기 때문에, 높은 도통 성능을 얻을 수 있다. 또한, 종래 구조에 비해, 게이트 전극 대면부(3a)와 소스 전극(7)을 접속하는 부분은, 저저항 영역(6)에 의해 저저항으로 접속할 수 있음과 함께, 소스 전극(7)과의 컨택트 저항도 저감할 수 있기 때문에, 온 저항을 더욱 저감하는 것이 가능하게 된다.
다음으로, 도통 상태로부터 차단 상태로 이행하기 위해, 재차 게이트 전극(5)을 접지 전위로 하면, 제1 헤테로 반도체 영역(3) 및 드레인 영역(2)의 헤테로 접합 계면에 형성되어 있던 전도 전자의 축적 상태가 해제되어, 에너지 장벽 내의 터널링이 멈춘다. 그리고, 제1 헤테로 반도체 영역(3)으로부터 드레인 영역(2)으로의 전도 전자의 흐름이 멈추고, 또한, 드레인 영역(2) 내에 있었던 전도 전자가 기판 영역(1)으로 흘러, 고갈되면, 드레인 영역(2)측에는, 제1 헤테로 반도체 영역(3)과의 헤테로 접합부로부터 공핍층이 넓어져, 차단 상태로 된다.
또한, 본 실시예에서는, 예를 들면 소스 전극(7)을 접지하고, 드레인 전 극(8)에 부전위가 인가된 역방향 도통(환류 동작)도 가능하다.
예를 들면, 소스 전극(7) 및 게이트 전극(5)을 접지 전위로 하고, 드레인 전극(8)에 소정의 부전위가 인가되면, 전도 전자에 대한 에너지 장벽은 소멸되어, 드레인 영역(2)측으로부터 제1 헤테로 반도체 영역(3)측으로 전도 전자가 흘러, 역도통 상태로 된다. 이 때, 정공의 주입은 없고 전도 전자만으로 도통하기 때문에, 역도통 상태로부터 차단 상태로 이행할 때의 역회복 전류에 의한 손실도 작다. 또한, 상술한 바와 같이, 게이트 전극(5)을 접지하는 대신에, 제어용의 전압을 인가하는 제어 전극으로서 사용하는 것도 가능하다.
이상, 본 실시예의 특징에 대해서, 도 1의 반도체 장치(100)를 일례로 하여 설명해 왔지만, 예를 들면, 도 2의 반도체 장치(100A)와 같은 구조이어도, 또한, 후술하는, 도 11의 반도체 장치(100B), 도 17의 반도체 장치(100C), 도 21의 반도체 장치(100D)에 나타내는 바와 같은 구조에 대해서도, 완전히 마찬가지로, 이상과 같은 특징을 구비한 것으로 할 수 있다.
이상으로 상세하게 설명한 바와 같이, 게이트 전극(5)의 단부와 대면하는 제1 헤테로 반도체 영역(3) 내의 게이트 전극 대면부(3a)의 근방으로부터 소스 전극(7)을 접속하는 컨택트부까지의 적어도 일부의 영역을, 그 게이트 전극 대면부(3a)의 적어도 일부의 영역의 불순물 밀도에 비해 높게 함으로써, 저저항 영역(6)으로서 저저항화할 수 있음과 함께, 소스 전극(7)과의 컨택트 저항도 저감할 수 있기 때문에, 반도체 장치(100, 100A)의 온 저항을 저감하는 것이 가능하게 된다.
또한, 제조 방법에 관해서는, 게이트 전극(5)을 패터닝하는 공정보다도 적어도 후에, 제1 헤테로 반도체 영역(3) 내에 불순물을 도입하여, 저저항 영역(6)을 형성하고 있기 때문에, 게이트 절연막(4)을 형성하는 전후에 실시되는 열처리의 영향을 받지 않고, 저저항 영역(6)을 형성할 수 있어, 저저항 영역(6)의 불순물 밀도나 두께의 제어가 매우 용이해진다. 이 때문에, 소스 전극(7)과의 접촉 저항을 더욱 확실하게 저감하는 것이 가능하게 된다.
(제1 실시예에서의 다른 반도체 장치의 구조예)
도 11은, 본 발명에 따른 반도체 장치의 제1 실시예의 도 1, 도 2와는 또 다른 디바이스 단면 구조를 도시하는 단면도이다. 도 11의 반도체 장치(100B)는, 도 1의 반도체 장치(100)의 경우와는 게이트 전극의 도전형이 다르고, 반도체 장치(100)의 게이트 전극(5)이 제1 도전형의 N+형인 경우를 예시하고 있던 것에 대해, 도 11의 반도체 장치(100B)는, 제2 도전형의 P+형의 게이트 전극(13)이 형성되어 있는 경우를 나타내고 있다.
(제조 방법예)
이하, 본 발명의 제1 실시예에서의 또 다른 구조로 이루어지는 도 11에 도시하는 반도체 장치(100B)의 제조 방법을, 도 12 내지 도 16을 이용하여 설명한다. 여기에, 도 12 내지 도 16은, 본 발명의 제1 실시예에서의 도 1과는 또 다른 반도체 장치(100B)를 제조하는 각 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도로서, 각각, 예를 들면 전술한 반도체 장치(100)의 제조 방법의 도중 공정으로부터 계속되는, 제4 공정 내지 제8 공정에서 제조되는 중간 제조물의 단면 구조의 일례를 도시하고 있다.
즉, 제1 헤테로 반도체 영역(3) 및 드레인 영역(2)의 표층부에 형성한 게이트 절연막(4) 위에 게이트 전극으로 되는 다결정 실리콘층을 퇴적할 때까지의 제1 공정 내지 제3 공정의 각 공정에 대해서는, 전술한 도 1의 반도체 장치(100)의 경우의 예를 들면 도 3 내지 도 5까지의 공정과 마찬가지의 공정을 채용하는 것으로 하고, 그러한 후, 도 12의 제4 공정으로 이행하게 된다.
우선, 도 12의 제4 공정(게이트 전극층 불순물 도입 공정)에서의 단면도에 도시한 바와 같이, 게이트 절연막(4) 위에 퇴적한 다결정 실리콘층에, 이온 주입법이나 고상 확산법이나 기상 확산법 등의 방법을 이용하여, 붕소를 도입하여, P+형의 게이트 전극(13)의 층을 형성한다.
다음으로, 도 13의 제5 공정(게이트 전극 형성 공정)에서의 단면도에 도시한 바와 같이, 전술한 도 6의 제4 공정과 마찬가지로, 게이트 전극(13)의 층 위의 소정 영역(중앙부의 영역)에, 예를 들면 포토리소그래피에 의해 소정의 마스크재(10)를 형성하고, 예를 들면 반응성 이온 에칭(드라이 에칭)에 의해, 선택적으로 게이트 전극(13)의 층을 에칭하여, 게이트 전극(13)의 패턴으로 패터닝한다. 이 때, 마스크재(10)로서, SiO2막이나 SiN막 등 상이한 재료를 이용해도 된다.
다음으로, 도 14의 제6 공정(저저항 영역 형성 공정)에서의 단면도에 도시한 바와 같이, 전술한 도 7의 제5 공정과는 달리, 마스터 재(10)를 남긴 상태에서, 제 1 헤테로 반도체 영역(3)의 표층부에 예를 들면 이온 주입법으로 인 혹은 비소를 불순물로서 도입한다. 이 때, 본 실시예에서는, 도 7의 제5 공정과는 달리, 게이트 전극(13) 위에는 마스크재(10)가 존재하기 때문에, 게이트 전극(13)에는 불순물은 도달하지 않는다. 또한, 본 실시예에서는, 제1 헤테로 반도체 영역(3)의 표층부에는 게이트 절연막(4)을 개재하여 불순물을 도입하는 경우에 대해서 설명하고 있지만, 도 7의 제5 공정과 마찬가지로, 불순물을 도입하는 부분에 접하는 게이트 절연막(4)의 소정부를 제거하고 나서, 불순물을 도입해도 된다. 또한, 불순물의 도입에는 고상 확산법이나 기상 확산법을 이용해도 된다.
다음으로, 도 15의 제7 공정(층간 절연막 형성 공정)에서의 단면도에 도시한 바와 같이, 마스크재(10)를 제거한 후, 게이트 절연막(4) 및 게이트 전극(13) 위에, 예를 들면 CVD법으로 이루어지는 실리콘 산화막에 의해 구성된 층간 절연막(9)을 형성함과 함께, 도 14의 제6 공정에서 제1 헤테로 반도체 영역(3)의 표층부에 도입한 불순물을 열처리 등에 의해 활성화함으로써, N+형의 저저항 영역(6)이 형성된다. 여기서, 전술한 도 8의 제6 공정과 마찬가지로, 열처리의 온도나 시간을 제어함으로써, 저저항 영역(6)의 확산 깊이를 용이하게 제어할 수 있기 때문에, 게이트 전극(13)의 단부의 바로 아래에도, 게이트 절연막(4)을 개재하여 근접하여 위치하도록 저저항 영역(6)을 형성할 수 있다.
마지막으로, 도 16의 제8 공정(드레인 전극 형성 공정, 컨택트홀 형성 공정, 소스 전극 형성 공정)에서의 단면도에 도시한 바와 같이, 전술한 도 9의 제7 공정 과 마찬가지로, 이면측에 상당하는 기판 영역(1)에는, 예를 들면, 티탄(Ti), 니켈(Ni)로 이루어지는 드레인 전극(8)을 형성한다. 그 후, 층간 절연막(9) 위의 소정 영역(주변부를 제외한 영역)에 형성된 소정의 마스크재를 이용하여, 층간 절연막(9)의 소정의 에칭 영역(주변부의 영역)을 선택적으로 반응성 이온 에칭(드라이 에칭)법 등으로 에칭하여, 컨택트홀을 형성한다. 그러한 후, 전술한 도 10의 제8 공정과 마찬가지로, 층간 절연막(9) 위에 형성된 마스크재를 제거한 후, 컨택트홀을 통해서 저저항 영역(6)에 접속하도록, 티탄(Ti), 알루미늄(Al)을 차례로 퇴적함으로써 소스 전극(7)을 형성하여, 도 11에 도시한 본 발명의 제1 실시예에 따른 또 다른 반도체 장치(100B)를 완성시킨다.
이상과 같이, 본 실시예에서의 반도체 장치(100B)의 구성으로 해도, 도 12 내지 도 16과 같은 본 발명의 제조 방법을 이용하면, 종래부터의 제조 기술로 용이하게 실현하는 것이 가능하다.
도 11의 반도체 장치(100B)와 같은 구성으로 함으로써, 본 실시예에서는, 도 1에서 도시한 반도체 장치(100)의 구조에서 얻어지는 효과 외에, 더욱 높은 차단성을 유지하는 것이 가능하게 된다. 즉, 게이트 전극(13)을 예를 들면 접지 전위로 한 경우, P+형의 게이트 전극(13)과 드레인 영역(2)의 일함수차가, 도 1의 N+형의 게이트 전극(5)과 드레인 영역(2)의 일함수차에 비해, 실리콘의 밴드 갭만큼 커지게 되기 때문에, 드레인 영역(2)측으로 확대되는 빌트 인 전계는 보다 강해진다. 이 때문에, 게이트 전극(13)에 근접하는 헤테로 접합부로 확대되는 드레인 전계가 보다 완화되므로, 특히, 게이트 전극(13)에 근접하는 제1 헤테로 반도체 영역(3)의 단부에서 발생하는 누출 전류를 보다 저감하는 것이 가능하게 된다.
(제1 실시예에서의 또 다른 반도체 장치의 구조예)
이상, 도 1 내지 도 16에서는, 제1 헤테로 반도체 영역(3)의 표층부에 형성되는 저저항 영역(6)이, 게이트 절연막(4)을 개재한 게이트 전극(5)(또는 게이트 전극(13))의 단부의 바로 아래로부터 소스 전극(7)의 바로 아래까지 넓어지는 구성예에 대해서 설명했지만, 도 17에 도시한 바와 같이, 소스 전극(7)과의 컨택트 저항만을 저감하는 구조에 대해서도, 본 발명의 제조 방법에 의해 용이하게 형성할 수 있다.
도 17은, 본 발명에 따른 반도체 장치의 제1 실시예의 도 11과는 다른 디바이스 단면 구조를 도시하는 단면도로서, 본 발명에 따른 반도체 장치의 제1 실시예의 도 1과는 또 다른 디바이스 단면 구조를 도시하고 있다.
도 17의 반도체 장치(100C)는, 도 11의 반도체 장치(100B)나 도 1의 반도체 장치(100)의 경우와는, 제1 헤테로 반도체 영역(3)에서의 저저항의 형성부가 상이하고, 도 11의 반도체 장치(100B)나 도 1의 반도체 장치(100)에서는, 저저항 영역(6)이, 게이트 전극(5)(또는 게이트 전극(13))의 단부의 바로 아래로부터 소스 전극(7)의 바로 아래에 이르기까지의 제1 헤테로 반도체 영역(3)의 표층부에 형성되어 있는 경우를 예시하고 있던 것에 대해, 도 17의 반도체 장치(100C)는, 적어도, 그 일부가 소스 전극(7)과 접촉하는 제1 헤테로 반도체 영역(3)의 표층부에 N+ 형의 컨택트 영역(14)이 형성되어 있는 경우를 나타내고 있다. 또한, 도 17의 반도체 장치(100C)에서는, 게이트 전극(13)의 도전형으로서, 도 11의 반도체 장치(100B)와 마찬가지로，P+형인 경우를 나타내고 있지만, 도 1에 대응하는 N+형의 게이트 전극이어도 된다.
(제조 방법예)
이하, 본 발명의 제1 실시예에서의 또 다른 구조로 이루어지는 도 17에 도시하는 반도체 장치(100C)의 제조 방법을, 도 18 내지 도 20을 이용하여 설명한다. 여기에, 도 18 내지 도 20은, 본 발명의 제1 실시예에서의 도 11과는 다른 반도체 장치(100C)를 제조하는 각 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도로서, 각각, 예를 들면 전술한 반도체 장치(100B)의 제조 방법의 도중 공정으로부터 계속되는, 제6 공정 내지 제8 공정에서 제조되는 중간 제조물의 단면 구조의 일례를 도시하고 있다.
즉, 선택적으로 게이트 전극(13)의 층을 에칭하여, 게이트 전극(13)의 패턴으로 패터닝할 때까지의 제1 공정 내지 제5 공정의 각 공정에 대해서는, 전술한 도 11의 반도체 장치(100B)의 경우의 예를 들면 도 13의 제5 공정(게이트 전극 형성 공정)까지의 공정과 마찬가지의 공정을 채용하는 것으로 하고, 그러한 후, 도 18의 제6 공정으로 이행하게 된다. 또한, 도 1의 반도체 장치(100)와 같이, 게이트 전극(1)을 반도체 기체와 동일한 도전형으로 하는 경우에는, 제1 실시예에서의 도 6의 제4 공정까지의 공정과 마찬가지의 공정을 거친 후, 도 18의 제6 공정(이 경우 에는, 제5번째의 공정으로 됨)으로 이행하게 된다.
우선, 도 18의 제6 공정(층간 절연막 형성 공정)에서의 단면도에 도시한 바와 같이, 예를 들면 도 13의 공정에서, 게이트 전극(13)의 층 위의 소정 영역(중앙부의 영역)에 형성된 마스크재(10)를 제거한 후, 게이트 절연막(4) 및 게이트 전극(13) 위에, 예를 들면 CVD법으로 이루어지는 실리콘 산화막에 의해 구성된 층간 절연막(9)을 형성한다.
다음으로, 도 19의 제7 공정(드레인 전극 형성 공정, 컨택트홀 형성 공정 및 컨택트 영역 형성 공정)에서의 단면도에 도시한 바와 같이, 이면측에 상당하는 기판 영역(1)에는, 예를 들면, 티탄(Ti), 니켈(Ni)로 이루어지는 드레인 전극(8)을 형성한다. 그 후, 층간 절연막(9) 위의 소정 영역(주변부를 제외한 영역)에 형성된 소정의 마스크재(12)를 이용하여, 층간 절연막(9) 및 게이트 절연막(4)의 소정의 에칭 영역(주변부의 영역)을 선택적으로 반응성 이온 에칭(드라이 에칭)법 등으로 에칭하여, 컨택트홀을 형성한다.
그러한 후, 마스크재(12)를 가진 상태에서, 제1 헤테로 반도체 영역(3)의 표층부에 예를 들면 이온 주입법으로 인 혹은 비소를 불순물로서 도입한다. 이 때, 본 실시예에서는, 층간 절연막(9) 위에는, 마스크재(12)가 존재하기 때문에, 층간 절연막(9)에는, 불순물이 도달하지 않는다. 또한, 본 실시예에서는, 제1 헤테로 반도체 영역(3)의 표층부에 직접 불순물을 도입하는 경우를 나타내고 있지만, 게이트 절연막(4) 혹은 층간 절연막(9)을 개재하여 불순물을 도입해도 된다. 또한, 불순물의 도입에는 고상 확산법이나 기상 확산법을 이용해도 된다.
다음으로, 도 20의 제8 공정(소스 전극 형성 공정)에서의 단면도에 도시한 바와 같이, 마스크재(12)를 제거한 후, 도 19의 제7 공정에서 도입한 불순물의 활성화를 위한 소정의 열처리를 실시함으로써, 컨택트 영역(14)이 형성된다. 또한, 컨택트홀을 통해서 컨택트 영역(14)에 접속하도록, 티탄(Ti), 알루미늄(Al)을 차례로 퇴적함으로써 소스 전극(7)을 형성하여, 도 17에 도시한 본 발명의 제1 실시예에 따른 도 11과 다른 반도체 장치(100C)를 완성시킨다.
도 17의 반도체 장치(100C)를 제조하는 본 실시예에서는, 도 1의 반도체 장치(100) 및 도 11의 반도체 장치(100B)를 제조하는 방법과 일부 다른 제조 방법을 이용하고 있지만, 게이트 절연막(4)을 형성할 때나 그 전후에 실시되는 열처리의 영향을 받지 않고, 도 20의 제8 공정에서 소스 전극(7)과 접하는 컨택트부 주변에 컨택트 영역(14)을 형성할 수 있기 때문에, 컨택트 영역(14)의 불순물 밀도나 두께의 제어가 매우 용이해진다. 특히, 본 실시예와 같이, 제1 헤테로 반도체 영역(3)에 다결정 실리콘을 이용하는 경우, 단결정 실리콘에 비교해서 불순물의 확산이 빠르기 때문에, 게이트 절연막(4)의 막질 향상을 위한 열 프로세스를 회피할 수 있게 되어, 그 결과로서, 컨택트 영역(14)의 영역 형성의 제어성이 매우 향상되게 된다.
이상과 같이, 제1 헤테로 반도체 영역(3)에서의 컨택트 영역(14)의 영역 형성에 의해, 소스 전극(7)과의 접촉 저항을 보다 저감하는 것이 가능하게 된다. 또한, 본 실시예에서는, 일례로서, 컨택트 영역(14)을, 소정의 두께로 하여 제1 헤테로 반도체 영역(3)의 표층부에 형성하는 것으로 하고, 그 아래의 드레인 영역(2)측과 접하는 영역에는 제1 헤테로 반도체 영역(3)이 형성되어 있기 때문에, 드레인 영역(2)과 제1 헤테로 반도체 영역(3)의 헤테로 접합으로 결정되는 내압을 얻을 수 있다.
이상, 도 1 내지 도 20까지 설명한 본 실시예에서는, 저저항 영역(6) 혹은 컨택트 영역(14)이, 제1 헤테로 반도체 영역(3) 내의 표층부에만 형성되는 경우를 설명하고 있지만, 도 21에 도시하는 반도체 장치(100D)와 같이, 저저항 영역(6) 혹은 컨택트 영역(14)(도 21에는 저저항 영역(6)의 경우를 예시하고 있음)이, 제1 헤테로 반도체 영역(3)의 주변부에서의 표층부뿐만 아니라, 드레인 영역(2)에 접하는 영역까지 포함시켜 형성되어 있어도 된다. 그 이유는, 제1 헤테로 반도체 영역(3) 내의 소스 전극(7)과 접하는 컨택트부(6a)의 도전형이 반도체 기체를 형성하는 드레인 영역(2)의 도전형과 동일한 제1 도전형(예를 들면 본 실시예와 같이 N형)으로 이루어지고, 또한, 컨택트부(6a)의 불순물 밀도가, 적어도, 게이트 절연막(4)을 개재하여 게이트 전극(5)과 대면하여 위치하는 제1 헤테로 반도체 영역(3) 중의 게이트 전극 대면부(3a)의 불순물 밀도에 비해, 높으면, 본 발명의 특징을 발휘할 수 있기 때문이다. 또한, 도 21은, 본 발명에 따른 반도체 장치의 제1 실시예의 도 1과는 또 다른 디바이스 단면 구조를 도시하는 단면도이다.
즉, 도 21의 반도체 장치(100D)에서도, 전술한 도 1의 반도체 장치(100), 도 2의 반도체 장치(100A), 도 11의 반도체 장치(100B), 및, 도 17의 반도체 장치(100C)와 마찬가지로, 게이트 전극(5)과 대면하여 위치하는 제1 헤테로 반도체 영역(3)의 게이트 전극 대면부(3a)에는 불순물이 도입되지 않아, 게이트 전계가 차폐되기 어려운 구조로 되어 있기 때문에, 도통 시에, 드레인 영역(2)측의 에너지 장벽을, 보다 급준하게 할 수 있어, 이 결과로서, 높은 도통 성능을 얻을 수 있다.
또한, 종래 구조에 비해, 게이트 전극(5)과 대면하는 게이트 전극 대면부(3a)와 소스 전극(7)을 접속하는 부분은, 저저항 영역(6)에 의해 저저항으로 접속할 수 있기 때문에, 온 저항을 저감하는 것이 가능함과 함께, 소스 전극(7)과의 컨택트 저항도 저감할 수 있기 때문에, 온 저항을 더욱 저감하는 것이 가능하게 된다. 또한, 도 21의 반도체 장치(100D)의 구성에서는, 도 1의 반도체 장치(100)에 대응하는 구성예를 나타내고 있지만, 도 2의 반도체 장치(100A), 도 11의 반도체 장치(100B), 도 17의 반도체 장치(100C)에 각각 대응하는 구조로 되어 있어도 된다.
또한, 도 1의 반도체 장치(100)나 도 2의 반도체 장치(100A)의 저저항 영역(6)의 하층에 위치하는 제1 헤테로 반도체 영역 내의 적어도 일부의 영역에서 그 하층으로부터 반도체 기체를 형성하는 드레인 영역(2)과 접할 때까지의 영역의 적어도 일부의 영역에, 도전형 및/또는 불순물 밀도가 인접하는 영역마다 서로 다른 불순물을 도입한 복수의 영역을 층 구조로서 형성하는 구조로 해도 되고, 이 경우, 반도체 기체의 드레인 영역(2)과 접하는 영역의 적어도 일부의 영역이, 소스 전극(7)과 접하고 있도록 구성해도 된다.
(제2 실시예)
다음으로, 본 발명에 따른 반도체 장치의 제2 실시예에 대해서 설명한다.
(구조예)
도 22는, 본 발명에 따른 반도체 장치의 제2 실시예의 디바이스 단면 구조를 도시하는 단면도이다. 도 22의 반도체 장치(200)는, 구조 단위 셀이 2개 대면하여 배열된 경우의 단면을 도시하고 있지만, 실제로는, 이들 셀을, 복수, 병렬로 접속하여 소자를 형성하게 된다. 또한, 본 실시예에서도, 제1 실시예와 마찬가지로, 탄화규소를 기판 재료로 한 반도체 장치에 대해서 일례로서 설명한다. 이하에서는, 도 1에서 도시한 제1 실시예와 다른 부분에 대해서 상세하게 설명한다.
도 1에서 도시한 제1 실시예의 반도체 장치(100)에서는, 저저항 영역(6)과 드레인 영역(2) 사이에는, 반도체 기체와 동일한 도전형인 N형 도전형의 제1 헤테로 반도체 영역(3)이 형성되어 있었지만, 본 실시예에서의 도 9의 반도체 장치(200)에서는, 반도체 기체와는 다른 도전형인 P형 도전형의 제2 헤테로 반도체 영역(15)이, 드레인 영역(2)과 접하도록 형성되어 있고, 제1 헤테로 반도체 영역(3)은, 게이트 전극(5)과 대면하는 채널부 즉 게이트 전극 대면부(3a)에만 형성되어 있다.
또한, 도 22의 반도체 장치(200)에서는, 제2 헤테로 반도체 영역(15)은, 소스 전극(7)과는 접하고 있지 않도록 도시되어 있지만, 적어도 일부의 영역에서 예를 들면 깊이 방향의 소정부분에서, 소스 전극(7)과 접속하고 있어도 된다. 또한, 제2 헤테로 반도체 영역(15)의 표층부(드레인 영역(2)측의 반대측)에서는, 제1 실시예의 도 1의 반도체 장치(100)와 마찬가지로, 게이트 절연막(4)을 개재하여 게이트 전극(5)의 단부에 근접하여 N+형의 저저항 영역(6)이 형성되어 있고, 저저항 영역(6)은, 소스 전극(7)과 접속되어 있다.
(제조 방법예)
이하, 본 발명의 제2 실시예에서의 도 22에 도시하는 반도체 장치(200)의 제조 방법을, 도 23 내지 도 28을 이용하여 설명한다. 여기에, 도 23 내지 도 28은, 본 발명의 제2 실시예에서의 도 22의 반도체 장치(200)를 제조하는 각 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도로서, 각각, 제1 공정 내지 제6 공정에서 제조되는 중간 제조물의 단면 구조의 일례를 도시하고 있다.
우선, 도 23의 제1 공정(반도체 기체 형성 공정, 헤테로 반도체 영역 형성 공정의 전반 공정)에서의 단면도에 도시한 바와 같이, N+형의 기판 영역(1) 위에 N-형의 드레인 영역(2)을 에피택셜 성장시켜 형성한 N형의 탄화규소 반도체 기체 위에, 예를 들면, LP-CVD법에 의해 제작된 다결정 실리콘층을 형성한다. 그리고, 미리, N-형의 제1 헤테로 반도체 영역(3) 층 내에 P형의 제2 헤테로 반도체 영역(15)을 형성해 둔다.
또한, 도 23의 제1 공정에서는, 제1 헤테로 반도체 영역(3) 층 내의 드레인 영역(2)에 접하는 소정의 부분(주변부의 드레인 영역(2)측의 영역)에만 P형의 제2 헤테로 반도체 영역(15)을 형성하고 있는 경우를 나타내고 있지만, P형의 제2 헤테로 반도체 영역(15)의 불순물 밀도가, 후의 공정에서 형성되는 저저항 영역(6)의 불순물 밀도보다도 작으면, 이 시점에서, 저저항 영역(6)이 형성되는 표층부(주변부의 드레인 영역(2)측과 반대측의 영역)까지, P형의 제2 헤테로 반도체 영역(15)이 형성되어 있어도 된다.
여기에, 도 23과 같은 제1 헤테로 반도체 영역(3) 층 내의 드레인 영역(2)에 접하는 소정의 부분에 P형의 제2 헤테로 반도체 영역(15)을 형성하는 구조로 하는 방법으로서, 다결정 실리콘층을 퇴적한 후, 소정 영역에 붕소를 불순물로서 도입하고, 다시 다결정 실리콘층을 적층하는 방법이나, 다결정 실리콘층을 퇴적한 후, 다결정 실리콘층의 소정 영역의 소정 깊이(즉 주변부의 드레인 영역(2)측에 접하는 영역)에 이온 주입법을 이용하여 붕소를 불순물로서 도입하는 방법 등이 있다.
다음으로, 도 24의 제2 공정(헤테로 반도체 영역 형성 공정의 전반 공정, 게이트 전극층 형성 공정)에서의 단면도에 도시한 바와 같이, N-형의 제1 헤테로 반도체 영역(3)의 층 위의 소정 영역(주변부측의 영역)에, 제1 실시예의 도 4의 제2 공정과 마찬가지로, 예를 들면 포토리소그래피에 의해 소정의 마스크재를 형성하고, 예를 들면 반응성 이온 에칭(드라이 에칭)에 의해, 선택적으로 N-형의 제1 헤테로 반도체 영역(3)의 층을 에칭하여, 주변부측의 영역으로 이루어지는 제1 헤테로 반도체 영역(3)을 형성한다. 이 때, 마스크재로서, SiO2막이나 SiN막 등 상이한 재료를 이용하여도 된다. 또한, 제1 헤테로 반도체 영역(3)의 층을 에칭하는 방법으로서, 웨트 에칭법이나 산화 및 산화막 제거에 의한 에칭법 등 다른 에칭 방법을 이용해도 된다.
또한, 제1 헤테로 반도체 영역(3)의 층의 에칭 후, 마스크재를 제거한 상태에서, 예를 들면 900℃의 드라이 O2 산화로 희생 산화막의 형성, 및, 예를 들면 불 화 암모늄과 불산의 혼합 용액으로 웨트 에칭에 의한 희생 산화막의 제거를 행하여, 드라이 에칭에 의한 에칭 데미지 제거를 행해도 된다. 또한, 희생 산화막의 형성 방법으로서는, 드라이 O2 산화에 의한 산화를 일례로서 들고 있지만, 드레인 영역(2)의 에칭 데미지가 생긴 영역을 산화막 내에 집어넣을 수만 있으면, 어떤 방법이어도 된다. 또한, 마스크재의 재료에 따라서는, 마스크재를 가진 상태 그대로, 드라이 에칭에 의한 에칭 데미지 제거의 공정을 행해도 된다.
그 후, 제1 실시예의 도 5의 제3 공정과 마찬가지로, 제1 헤테로 반도체 영역(3) 및 드레인 영역(2)의 표층부를 따라, 게이트 절연막(4)을 형성한다. 게이트 절연막(4)은 열 산화에 의해 형성되어도 되고, CVD법에 의해 형성된 산화막을 사용해도 된다. 또한, 산화막을 형성한 후에, 소정 온도나 소정 분위기 중에서 어닐링하는 공정을 행해도 된다. 그 후, 예를 들면 LP-CVD법에 의해 형성된 다결정 실리콘층을 게이트 전극(5)의 층으로서 게이트 절연막(4) 위에 퇴적한다.
다음으로, 도 25의 제3 공정(게이트 전극 형성 공정, 게이트 전극 불순물 도입 공정, 저저항 영역 형성 공정)에서의 단면도에 도시한 바와 같이, 제1 실시예의 도 6의 제4 공정과 마찬가지로, 게이트 전극(5)의 층 위의 소정 영역(중앙부의 영역)에, 예를 들면 포토리소그래피에 의해 소정의 마스크재를 형성하고, 예를 들면 반응성 이온 에칭(드라이 에칭)에 의해, 선택적으로 게이트 전극(5)의 층을 에칭하여, 게이트 전극(5)의 패턴으로 패터닝한다. 이 때, 마스크재로서, SiO2막이나 SiN막 등 상이한 재료를 이용해도 된다.
그러한 후, 제1 실시예의 도 7의 제5 공정과 마찬가지로, 마스터 재를 제거한 후에, 제1 헤테로 반도체 영역(3)의 표층부 및 게이트 전극(5)에 예를 들면 이온 주입법으로 인 혹은 비소를 동시에 불순물로서 도입한다. 또한, 본 실시예에서는, 제1 헤테로 반도체 영역(3)의 표층부에는 게이트 절연막(4)을 개재하여 불순물을 도입하는 경우에 대해서 설명하고 있지만, 불순물을 도입하는 부분에 접하는 게이트 절연막(4)의 소정부를 제거하고 나서, 불순물을 도입해도 된다. 또한, 불순물의 도입에는 고상 확산법이나 기상 확산법을 이용해도 된다.
다음으로, 도 26의 제4 공정(층간 절연막 형성 공정)에서의 단면도에 도시한 바와 같이, 제1 실시예의 도 8의 제6 공정과 마찬가지로, 게이트 절연막(4) 및 게이트 전극(5) 위에, 예를 들면 CVD법에 의해 형성된 실리콘 산화막으로 이루어지는 층간 절연막(9)을 형성함과 함께, 도 25의 제3 공정에서 제1 헤테로 반도체 영역(3)의 표층부 및 게이트 전극(5)에 도입한 불순물을 열처리 등에 의해 활성화함으로써, 각각, N+형의 저저항 영역(6) 및 N+형의 게이트 전극(5)이 형성된다. 여기서, 열처리의 온도나 시간을 제어함으로써, 저저항 영역(6)의 확산 깊이를 용이하게 제어할 수 있기 때문에, 게이트 전극(5)의 단부의 바로 아래에도, 게이트 절연막(4)을 개재하여 근접하여 위치하도록 저저항 영역(6)을 형성할 수 있다.
다음으로, 도 27의 제5 공정(드레인 전극 형성 공정, 컨택트홀 형성 공정)에서의 단면도에 도시한 바와 같이, 제1 실시예의 도 9의 제7 공정과 마찬가지로, 이면측에 상당하는 기판 영역(1)에는, 예를 들면, 티탄(Ti), 니켈(Ni)로 이루어지는 드레인 전극(8)을 형성한다. 그 후, 층간 절연막(9) 위의 소정 영역(주변부를 제외한 영역)에 형성된 소정의 마스크재(12)를 이용하여, 층간 절연막(9)의 주변부의 영역을 선택적으로 반응성 이온 에칭(드라이 에칭)법 등으로 에칭하여, 컨택트홀을 형성한다.
마지막으로, 도 28의 제6 공정(소스 전극 형성 공정)에서의 단면도에 도시한 바와 같이, 제1 실시예의 도 10의 제8 공정과 마찬가지로, 마스크재(12)를 제거한 후, 컨택트홀을 통해서 저저항 영역(6)에 접속하도록, 티탄(Ti), 알루미늄(Al)을 차례로 퇴적함으로써 소스 전극(7)을 형성하여, 도 22에 도시한 본 발명의 제2 실시예에 따른 반도체 장치(200)를 완성시킨다.
이상과 같이, 본 실시예의 반도체 장치(200)는, 제1 실시예의 반도체 장치(100) 등과 마찬가지로, 종래부터의 제조 기술로 용이하게 제조하는 것이 가능하다.
또한, 본 실시예에서는, 제1 실시예와 마찬가지로, 도 25의 제3 공정에 도시한 바와 같이, 적어도, 소정의 마스크재(10)를 이용하여 게이트 전극(5)을 패터닝하는 공정보다도 후에, 제1 헤테로 반도체 영역(3)이나 게이트 전극(5) 내에 불순물을 도입하는 공정의 순번으로 하고 있어, 게이트 절연막(4)을 형성할 때 혹은 그 전후에 실시되는 열처리의 영향을 받지 않고, 저저항 영역(6)을 형성할 수 있어, 저저항 영역(6)의 불순물 밀도나 두께의 제어가 매우 용이해진다. 특히, 본 실시예와 같이, 제1 헤테로 반도체 영역(3)에 다결정 실리콘을 이용하는 경우, 단결정 실리콘에 비해 불순물의 확산이 빠르기 때문에, 게이트 절연막(4)의 막질 향상을 위한 열 프로세스를 회피할 수 있게 되어, 그 결과로서, 저저항 영역(6)의 영역 형성의 제어성이 매우 향상되게 된다.
이상과 같이, 제1 헤테로 반도체 영역(3)에서의 저저항 영역(6)의 형성에 의해, 소스 전극(7)과의 접촉 저항을 보다 저감하는 것이 가능하게 된다. 또한, 본 실시예에서는, 일례로서, 저저항 영역(6)을, 소정의 두께로 하여 소스 전극(7)과 접촉하는 표층부측에 형성하는 것으로 하고, 그 아래의 드레인 영역(2)과 헤테로 접합하는 영역측에는, 제2 헤테로 반도체 영역(15)이 형성되는 경우를 설명하고 있지만, 이와 같이, 반도체 기체를 형성하는 드레인 영역(2)의 도전형과 다른 도전형으로 이루어지는 제2 헤테로 반도체 영역(15)을 형성함으로써, 드레인 영역(2)과 제2 헤테로 반도체 영역(15)의 헤테로 접합으로 결정되는 내압이 얻어지기 때문에, 제1 실시예에 비해, 더욱 높은 내압을 얻을 수 있다.
또한, 본 실시예에서는, 제1 헤테로 반도체 영역(3) 내에 불순물을 도입할 때에, 도 25의 제3 공정에 도시한 바와 같이, 제1 실시예와 마찬가지로, 게이트 전극(5)을 이용하여, 제1 헤테로 반도체 영역(3)의 주변부의 영역에 대해서, 선택적으로 불순물을 도입하고 있기 때문에, 게이트 전극(5)과 대면하는 위치에 근접하여 배치되어 있는 제1 헤테로 반도체 영역(3)의 게이트 전극 대면부(3a)에는 불순물이 도입되지 않는다. 이 때문에, 채널부로 되는 게이트 전극 대면부(3a)는, 종래 구조와 마찬가지의 스위치 특성이 얻어짐과 함께, 소스 전극(7)과 게이트 전극 대면부(3a) 사이는, 저저항 영역(6)에 의해, 저저항으로 접속할 수 있기 때문에, 종래 구조에 비해, 더욱 온 저항을 저감하는 것이 가능하다.
또한, 본 실시예에서는, 제1 헤테로 반도체 영역(3) 내에 불순물을 도입할 때에, 도 25의 제3 공정에 도시한 바와 같이, 제1 실시예와 마찬가지로, 동시에, 게이트 전극(5)에 불순물을 도입하여 N+형의 게이트 전극(5)을 형성하는 것으로 하고 있어, N+형 불순물 도입 공정을 간략화할 수 있어, 제조 코스트를 억제할 수 있다.
또한, 도 22의 반도체 장치(200)의 저저항 영역(6)의 하층에는, 제2 헤테로 반도체 영역(15)만이 반도체 기체의 드레인 영역(2)과 접하도록 형성되어 있는 예를 나타내고 있지만, 저저항 영역(6)의 하층에 위치하는 적어도 일부의 영역에서 그 하층으로부터 반도체 기체를 형성하는 드레인 영역(2)과 접할 때까지의 영역의 적어도 일부의 영역에, 도전형 및/또는 불순물 밀도가 인접하는 영역마다 서로 다른 불순물을 도입한 복수의 영역을 층 구조로서 형성하는 구조로 해도 되고, 이 경우, 반도체 기체의 드레인 영역(2)과 접하는 영역의 적어도 일부의 영역이, 소스 전극(7)과 접하고 있도록 구성해도 된다.
(제2 실시예에서의 다른 제조 방법예)
다음으로, 본 발명의 제2 실시예에서의 도 22의 반도체 장치(200)를 제조하는 제조 방법에 대해서, 도 23 내지 도 28의 제조 방법보다도 더 제조 코스트를 저감할 수 있는 제조 방법을, 도 29 내지 도 31을 이용하여 설명한다. 여기에, 도 29 내지 도 31은, 본 발명의 제2 실시예의 반도체 장치(200)를 도 23 내지 도 28의 제조 방법과는 다른 제조 방법으로 제조하는 각 공정에서의 중간 제조물의 단면 구 조의 일례를 도시하는 단면도로서, 각각, 예를 들면 전술한 반도체 장치(100)의 제조 방법의 도중 공정으로부터 계속되는, 제5 공정 내지 제7 공정에서 제조되는 중간 제조물의 단면 구조의 일례를 도시하고 있다.
즉, 제1 헤테로 반도체 영역(3) 및 드레인 영역(2)의 표층부에 형성한 게이트 절연막(4) 위에 게이트 전극으로 되는 다결정 실리콘층을 퇴적하고, 마스크재(10)를 이용하여 게이트 전극(5)을 패터닝할 때까지의 제1 공정 내지 제4 공정에 대해서는, 제1 실시예에서 전술한 예를 들면 도 3의 제1 공정 내지 도 6의 제4 공정까지의 공정과 마찬가지의 공정을 채용하는 것으로 하고, 그러한 후, 도 29의 공정으로 이행하게 된다. 또한，이하의 설명에서는, 제2 실시예의 제조 방법 예로서 전술한 도 23 내지 도 28의 제조 공정과 대응짓기 위해서, 도 3의 제1 공정 내지 도 6의 제4 공정까지의 공정을, 본 실시예의 제1 공정으로서 통합하고, 도 29 내지 도 31의 각 공정을, 각각, 제2 공정 내지 제4 공정으로 바꾸어 설명하기로 한다.
우선, 도 29의 제2 공정에서의 단면도에 도시한 바와 같이, 마스크재(10)를 가진 상태에서, 제1 헤테로 반도체 영역(3)의 소정 영역의 소정 깊이(즉 주변부의 드레인 영역(2)측과 접촉하는 영역)에 예를 들면 이온 주입법으로 붕소를 불순물로서 도입한다. 이 때, 본 실시예에서는, 게이트 전극(5) 위에는 마스크재(10)가 존재하기 때문에, 게이트 전극(5)에는 불순물이 도달하지 않는다.
또한, 도 30의 제3 공정에서의 단면도에 도시한 바와 같이, 전술한 도 25의 제3 공정의 후반과 마찬가지로, 마스크재(10)를 제거한 후에, 제1 헤테로 반도체 영역(3)의 소정 영역(즉 드레인 영역(2)측과는 반대측의 표층부) 및 게이트 전 극(5)에 예를 들면 이온 주입법으로 인 혹은 비소를 동시에 불순물로서 도입한다. 또한, 본 실시예에서는, 제1 헤테로 반도체 영역(3)의 표층부에는 게이트 절연막(4)을 개재하여 불순물을 도입하는 경우에 대해서 설명하고 있지만, 불순물을 도입하는 부분에 접하는 게이트 절연막(4)의 소정부를 제거하고 나서, 불순물을 도입해도 된다. 또한, 제1 헤테로 반도체 영역(3)의 소정 영역의 소정 깊이(즉 주변부의 드레인 영역(2)측과 접촉하는 영역)에 도입하는 P형으로 되는 붕소의 불순물 밀도가, N형으로 되는 인 혹은 비소의 불순물 밀도보다도 작으면, 제1 헤테로 반도체 영역(3)의 표층부측도 포함시켜 P형으로 하는 붕소가 도입되어 있어도 아무런 문제가 없다.
다음으로, 도 31의 제4 공정에서의 단면도에 도시한 바와 같이, 도 26의 제4 공정과 마찬가지로, 게이트 절연막(4) 및 게이트 전극(5) 위에, 예를 들면 CVD법에 의해 형성된 실리콘 산화막으로 이루어지는 층간 절연막(9)을 형성함과 함께, 도 29의 제2 공정 및 도 30의 제3 공정에서 제1 헤테로 반도체 영역(3)의 소정 영역 및 게이트 전극(5)에 도입한 불순물을 열처리 등에 의해 활성화함으로써, 각각, P+형의 제2 헤테로 반도체 영역(15), N+형의 저저항 영역(6) 및 N+형의 게이트 전극(5)이 형성된다. 여기서, 열처리의 온도나 시간을 제어함으로써, 저저항 영역(6)의 확산 깊이를 용이하게 제어할 수 있기 때문에, 게이트 전극(5)의 단부의 바로 아래에도, 게이트 절연막(4)을 개재하여 근접하여 위치하도록, 저저항 영역(6)을 용이하게 형성할 수 있다.
그러한 후에는, 전술한 도 27의 제5 공정 및 도 28의 제6 공정과 마찬가지의 공정에 의해, 도 22에 도시한 본 발명의 제2 실시예에 따른 반도체 장치(200)를 완성시킨다.
이상과 같이, 본 실시예의 반도체 장치(200)를 제조하는 도 29 내지 도 31에 도시하는 제조 방법도, 전술한 도 23 내지 도 28에서 도시한 제조 방법과 마찬가지로, 종래부터의 제조 기술로 용이하게 실현하는 것이 가능함과 동시에, 제2 헤테로 반도체 영역(15)을 저저항 영역(6)과 동일한 마스크를 이용하여 형성할 수 있기 때문에, 더욱 제조 공정을 간략화할 수 있다. 또한, 셀프 얼라인화에 의한 위치 정밀도도 높일 수 있다.
또한, 본 제조 방법에서는, 도 29의 제2 공정이나 도 30의 제3 공정에 도시한 바와 같이, 적어도, 소정의 마스크재(10)를 이용하여 게이트 전극(5)을 패터닝하는 공정보다도 후에, 제1 헤테로 반도체 영역(3)이나 게이트 전극(5) 내에 P형이나 N형의 불순물을 도입하는 공정의 순번으로 하고 있어, 게이트 절연막(4)을 형성할 때 혹은 그 전후에 실시되는 열처리의 영향을 받지 않고, 저저항 영역(6)이나 제2 헤테로 반도체 영역(15)을 형성할 수 있어, 저저항 영역(6)이나 제2 헤테로 반도체 영역(15)의 불순물 밀도나 두께의 제어가 매우 용이해진다.
특히, 본 실시예와 같이, 제1 헤테로 반도체 영역(3)에 다결정 실리콘을 이용하는 경우, 단결정 실리콘에 비해 불순물의 확산이 빠르기 때문에, 게이트 절연막(4)의 막질 향상을 위한 열 프로세스를 회피할 수 있게 되어, 그 결과로서, 저저항 영역(6)의 영역 형성과 마찬가지로, 제2 헤테로 반도체 영역(15)의 영역 형성의 제어성이 매우 향상되게 된다.
(동작예)
다음으로, 도 22에 도시하는 반도체 장치(200)의 동작에 대해서, 그 일례를 설명한다. 본 실시예에서는, 예를 들면 소스 전극(7)을 접지하고, 드레인 전극(8)에 정전위를 인가하여 사용한다.
우선, 게이트 전극(5)을 예를 들면 접지 전위 혹은 부전위로 한 경우, 반도체 장치(200)는 차단 상태를 유지한다. 그 이유는, 제1 헤테로 반도체 영역(3)과 드레인 영역(2)의 헤테로 접합 계면에는, 전도 전자에 대한 에너지 장벽이 형성되어 있기 때문이다.
이 때, 본 실시예에서는, 전술한 바와 같이, 저저항 영역(6)을 미리 정한 소정의 두께로 하고, 그 아래의 드레인 영역(2)과 접하는 영역에는, 반도체 기체를 형성하는 드레인 영역(2)과는 다른 도전형의 제2 헤테로 반도체 영역(15)을 형성 가능한 제조 방법으로 하고 있기 때문에, 드레인 영역(2)과 제2 헤테로 반도체 영역(15)의 헤테로 접합으로 결정되는 내압을 얻을 수 있다. 이 결과, 드레인 영역(2)과 제2 헤테로 반도체 영역(15)의 일함수차는, 드레인 영역(2)과 제1 헤테로 반도체 영역(3)의 일함수차보다도 크기 때문에, 제1 실시예에서의 반도체 장치(100)의 경우보다도 더욱 차단성을 높일 수 있다.
다음으로, 차단 상태로부터 도통 상태로 전환하기 위해, 게이트 전극(5)에 정전위를 인가한 경우, 제1 실시예와 마찬가지로, 게이트 절연막(4)을 개재하여 제1 헤테로 반도체 영역(3)과 드레인 영역(2)이 접하는 헤테로 접합 계면까지 게이트 전계가 미치기 때문에, 게이트 전극(5) 근방의 제1 헤테로 반도체 영역(3)의 게이트 전극 대면부(3a) 및 드레인 영역(2)의 표층부에는 전도 전자의 축적층이 형성된다. 이 결과, 게이트 전극(5) 근방의 제1 헤테로 반도체 영역(3)과 드레인 영역(2)의 접합 계면에서의 제1 헤테로 반도체 영역(3)측의 포텐셜이 낮아지고, 또한, 드레인 영역(2)측의 에너지 장벽이 급준하게 되기 때문에, 에너지 장벽 내를 전도 전자가 도통하는 것이 가능하게 된다.
이 때, 제1 실시예와 마찬가지로, 본 실시예에서도, 전술한 바와 같이, 제1 헤테로 반도체 영역(3) 내에 불순물을 도입할 때에, 게이트 전극(5)을 이용하여, 제1 헤테로 반도체 영역(3)의 주변부의 영역에 대해서, 선택적으로 불순물을 도입하고 있기 때문에, 게이트 전극(5)과 대면하는 제1 헤테로 반도체 영역(3)의 중앙부의 게이트 전극 대면부(3a)에는 불순물이 도입되지 않아, 게이트 전계가 차폐되기 어려운 구조로 되어 있다. 그 때문에, 드레인 영역(2)측의 에너지 장벽을 보다 급준하게 할 수 있기 때문에, 높은 도통 성능을 얻을 수 있다. 또한, 종래 구조에 비해, 게이트 전극 대면부(3a)와 소스 전극(7)을 접속하는 부분은, 저저항 영역(6)에 의해 저저항으로 접속할 수 있음과 함께, 소스 전극(7)과의 컨택트 저항도 저감할 수 있기 때문에, 온 저항을 더욱 저감하는 것이 가능하게 된다.
다음으로, 도통 상태로부터 차단 상태로 이행하기 위해, 다시 게이트 전극(5)을 접지 전위로 하면, 제1 실시예와 마찬가지로, 제1 헤테로 반도체 영역(3) 및 드레인 영역(2)의 헤테로 접합 계면에 형성되어 있던 전도 전자의 축적 상태가 해제되어, 에너지 장벽 내의 터널링이 멈춘다. 그리고, 제1 헤테로 반도체 영 역(3)으로부터 드레인 영역(2)으로의 전도 전자의 흐름이 멈추고, 또한, 드레인 영역(2) 내에 있었던 전도 전자가 기판 영역(1)으로 흘러, 고갈되면, 드레인 영역(2)측에는, 제1 헤테로 반도체 영역(3)과의 헤테로 접합부로부터 공핍층이 넓어져, 차단 상태로 된다.
또한, 본 실시예에서도, 제1 실시예와 마찬가지로, 예를 들면 소스 전극(7)을 접지하고, 드레인 전극(8)에 부전위가 인가된 역방향 도통(환류 동작)도 가능하다.
예를 들면, 소스 전극(7) 및 게이트 전극(5)을 접지 전위로 하고, 드레인 전극(8)에 소정의 부전위가 인가되면, 전도 전자에 대한 에너지 장벽은 소멸되어, 드레인 영역(2)측으로부터 제1 헤테로 반도체 영역(3) 및 제2 헤테로 반도체 영역(15)측으로 전도 전자가 흘러, 역도통 상태로 된다. 이 때, 정공의 주입은 없고 전도 전자만으로 도통하기 때문에, 역도통 상태로부터 차단 상태로 이행할 때의 역 회복 전류에 의한 손실도 작다. 또한, 상술한 바와 같이, 게이트 전극(5)을 접지하는 대신에, 제어용의 전압을 인가하는 제어 전극으로서 사용하는 것도 가능하다.
(제2 실시예에서의 다른 반도체 장치의 구조예)
본 실시예의 특징에 대해서, 도 22의 반도체 장치(200)를 일례로서 설명했지만, 예를 들면, 도 32의 반도체 장치(200A)와 같은 구조로서, 소스 전극(7)이 제2 헤테로 반도체 영역(15)과 직접 접촉하고 있어도 된다. 여기에, 도 32는, 본 발명에 따른 반도체 장치의 제2 실시예의 도 22와는 다른 디바이스 단면 구조를 도시하는 단면도이다.
(제조 방법예)
이하, 본 발명의 제2 실시예에서의 다른 구조로 이루어지는 도 32에 도시하는 반도체 장치(200A)의 제조 방법을, 도 33 내지 도 34를 이용하여 설명한다. 여기에, 도 33 내지 도 34는, 본 발명의 제2 실시예에서의 도 22와는 다른 반도체 장치(200A)를 제조하는 각 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도로서, 각각, 예를 들면 전술한 반도체 장치(200)의 제조 방법의 도중 공정으로부터 계속되는, 제5 공정 내지 제6 공정에서 제조되는 중간 제조물의 단면 구조의 일례를 도시하고 있다.
즉, 선택적으로 게이트 전극(13)의 층을 에칭하여, 게이트 전극(13)의 패턴으로 패터닝할 때까지의 제1 공정 내지 제4 공정의 각 공정에 대해서는, 전술한 도 22의 반도체 장치(200)의 경우의 예를 들면 도 26까지의 공정, 혹은, 도 31까지의 공정과 마찬가지의 공정을 채용하는 것으로 하고, 그러한 후, 도 33의 제5 공정으로 이행하게 된다.
우선, 도 33의 제5 공정(드레인 전극 형성 공정, 컨택트홀 형성 공정)에서의 단면도에 도시한 바와 같이, 이면측에 상당하는 기판 영역(1)에는, 예를 들면, 티탄(Ti), 니켈(Ni)로 이루어지는 드레인 전극(8)을 형성한다. 그 후, 층간 절연막(9) 위에 형성된 소정의 마스크재(12)를 이용하여, 층간 절연막(9), 게이트 절연막(4) 및 저저항 영역(6)의 소정 영역(주변부의 영역)을 계속해서 선택적으로 반응성 이온 에칭(드라이 에칭)법 등으로 에칭하여, 컨택트홀을 형성한다.
그러한 후에, 도 34의 제6 공정(소스 전극 형성 공정)에서의 단면도에 도시 한 바와 같이, 마스크재(12)를 제거한 후, 컨택트홀을 통해서 저저항 영역(6)의 측벽(즉 반도체 기체의 제1 주면과 평행하지 않은 면) 및 제2 헤테로 반도체 영역(15)에 접속하도록, 티탄(Ti), 알루미늄(Al)을 차례로 퇴적함으로써 소스 전극(7)을 형성하여, 본 발명의 제2 실시예에서의 도 22와는 다른 도 32의 반도체 장치(200A)를 완성시킨다.
도 32의 반도체 장치(200A)와 같은 구성으로 함으로써, 제2 헤테로 반도체 영역(15)의 전극 컨택트면이 직접 소스 전극(7)과 접하기 때문에, 제2 헤테로 반도체 영역(15)의 면내를 균일한 소스 전위로 고정하는 것이 가능하게 되어, 차단 시의 서지 내성이나 역도통 시의 역도통 특성을 향상시킬 수 있다.
또한, 본 실시예에서는, 저저항 영역(6)의 하층의 영역에, 저저항 영역(6)이나 제1 헤테로 반도체 영역(3) 등의 인접하는 영역과는 불순물 밀도나 도전형이 다른 제2 헤테로 반도체 영역(15)이 1층만 형성되어 있는 경우를 설명하였지만, 1층에만 한하지 않고, 2층 이상의 복수의 층이 형성되어 있어도 된다. 이 경우에는, 각 영역의 불순물 밀도 및/또는 도전형을 인접 영역과는 서로 다른 것에 의해 형성하게 된다. 또한, 복수의 각 영역에 대해서 복수의 층 구조로서 형성해도 된다.
이상, 제2 실시예로서 도 22 내지 도 34를 이용하여, 그 일례를 설명해 왔지만, 제1 실시예에서 설명한, 예를 들면 도 11 내지 도 21에 도시한 바와 같은 부분적으로 변경한 구조의 반도체 장치에 대해서도, 마찬가지의 효과를 얻을 수 있다. 즉, 도 11의 반도체 장치(100B)와 같이 P형의 게이트 전극(13)의 경우이어도 되고, 도 17의 반도체 장치(100C)와 같이 저저항 영역(6) 대신에 컨택트 영역(14)이 형성 되어 있어도 되고, 혹은, 도 21의 반도체 장치(100D)와 같이 저저항 영역(6) 혹은 컨택트 영역(14)이 제1 헤테로 반도체 영역(3)의 주변부에서의 표층부뿐만 아니라 드레인 영역(2)에 접하도록 형성되어 있어도 된다. 또한, 도 2의 반도체 장치(100A)와 같이 트렌치형의 구성이어도 된다.
(제3 실시예)
다음으로, 본 발명에 따른 반도체 장치의 제3 실시예에 대해서 설명한다.
(구조예)
도 35는, 본 발명에 따른 반도체 장치의 제3 실시예의 디바이스 단면 구조를 도시하는 단면도이다. 또한, 도 36은, 본 발명에 따른 반도체 장치의 제3 실시예의 도 35와는 다른 디바이스 단면 구조를 도시하는 단면도이다. 여기서, 도 35의 반도체 장치(300)는, 제1 실시예에서의 도 1의 반도체 장치(100)에 대응하고, 도 36의 반도체 장치(400)는, 제2 실시예에서의 도 22의 반도체 장치(200)에 대응하는 것이며, 모두, 제1 전계 완화 영역(17)을 더 형성하고 있는 구성예를 도시하고 있다. 이하에서는, 도 35의 반도체 장치(300) 및 도 36의 반도체 장치(400)에 관해서, 각각, 도 1의 반도체 장치(100) 및 도 22의 반도체 장치(200)와는 다른 부분에 대해서 상세하게 설명한다.
상술한 바와 같이, 도 35의 반도체 장치(300) 및 도 36의 반도체 장치(400)는, 각각, 도 1의 반도체 장치(100) 및 도 22의 반도체 장치(200)에 대해서, 드레인 영역(2)의 주변부의 제1 주면측 표층부에, 제1 전계 완화 영역(17)이 또한 형성된 경우를 나타내고 있다. 제1 전계 완화 영역(17)은, 반도체 기체의 드레인 영 역(2)의 도전형과는 다른 제2 도전형의 P형 반도체 영역으로 이루어져 있어도 되고, 혹은, 고저항 영역이나 절연 영역으로 이루어져 있어도 된다.
(제조 방법예)
또한, 도 35의 반도체 장치(300) 및 도 36의 반도체 장치(400)의 제조 방법에 관해서는, 제1 실시예 및 제2 실시예에서 설명한 구조와 마찬가지로, 용이하게 제조하는 것이 가능하다.
예를 들면, 제1 실시예의 도 1의 반도체 장치(100)를 제조하기 위한 도 3의 제1 공정에서, 제1 헤테로 반도체 영역(3)의 층을 드레인 영역(2) 위에 형성하기 전에, 소정의 개구(예를 들면 드레인 영역(2)의 주변부의 소정 영역을 노출하는 개구)를 갖는 마스크 층을 마스크로 하여, 알루미늄 이온 혹은 붕소 이온을 드레인 영역(2)의 소정 영역 내에 이온 주입하여, 제1 전계 완화 영역(17)을 형성하도록 해도 된다. 여기서, 전계 완화 영역 형성 공정을 게이트 전극 형성 공정보다도 뒤로 물리어, 전계 완화 영역(17)을 형성하기 위해 알루미늄 이온 혹은 붕소 이온 등의 불순물을 도입할 때에, 게이트 전극(5) 그 자체나 게이트 전극(5)을 형성하기 위해서 이용한 마스크재를 이용하도록 해도 된다. 혹은, 전계 완화 영역 형성 공정을 컨택트홀 형성 공정보다도 뒤로 물리어, 컨택트홀 형성용으로서 층간 절연막(9)을 패터닝하기 위해서 이용한 마스크재를, 전계 완화 영역(17)을 형성하기 위해 이용하도록 해도 된다.
또한, 알루미늄 이온 혹은 붕소 이온 등의 불순물을 도입하는 경우, 이온 주입 대신에 고상 확산에 의해 형성해도 된다. 그 후의 공정은, 제1 실시예의 일례 로서 설명한 도 3의 제1 공정에서의 제1 헤테로 반도체 영역(3)의 층의 형성 이후, 도 10의 제8 공정까지, 혹은, 제2 실시예의 일례로서 설명한 도 23의 제1 공정에서의 다결정 실리콘층의 형성 이후, 도 28의 제6 공정까지의 제조 방법과 마찬가지이다.
(제3 실시예에서의 다른 제조 방법예)
다음으로, 본 발명의 제3 실시예에서의 도 35의 반도체 장치(300) 및 도 36의 반도체 장치(400)를 제조하는 제조 방법에 대해서, 전술한 제조 방법보다도 더 제조 코스트를 저감할 수 있는 제조 방법을, 도 36의 반도체 장치(400)를 제조하는 제조 방법을 예로 채용하여, 도 37 내지 도 40을 이용하여 설명한다. 여기에, 도 37 내지 도 40은, 본 발명의 제3 실시예의 반도체 장치(400)를 제조하는 각 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도로서, 각각, 예를 들면 전술한 반도체 장치(100)의 제조 방법의 도중 공정으로부터 계속되는, 제5 공정 내지 제8 공정에서 제조되는 중간 제조물의 단면 구조의 일례를 도시하고 있다.
즉, 제1 헤테로 반도체 영역(3) 및 드레인 영역(2)의 표층부에 형성한 게이트 절연막(4) 위에 게이트 전극으로 되는 다결정 실리콘층을 퇴적하고, 마스크재(10)를 이용하여 게이트 전극(5)을 패터닝할 때까지의 제1 공정 내지 제4 공정에 대해서는, 제1 실시예에서 전술한 예를 들면 도 3의 제1 공정 내지 도 6의 제4 공정까지의 공정과 마찬가지의 공정을 채용하는 것으로 하고, 그러한 후, 도 37의 제5 공정으로 이행하게 된다.
우선, 도 37의 제5 공정(컨택트 영역 형성 공정 또는 저저항 영역 형성 공 정, 전계 완화 영역 형성 공정)에서의 단면도에 도시한 바와 같이, 마스크재(10)를 가진 상태에서, 제1 헤테로 반도체 영역(3)의 소정 영역의 소정 깊이(즉 주변부의 드레인 영역(2)측과 접촉하는 영역) 및 드레인 영역(2)의 소정 깊이(즉 주변부의 제1 헤테로 반도체 영역(3)측과 접촉하는 영역)에 각각 예를 들면 이온 주입법으로 붕소를 불순물로서 도입한다. 이 때, 본 실시예에서는, 게이트 전극(5) 위에는 마스크재(10)가 존재하기 때문에, 게이트 전극(5)에는 불순물이 도달하지 않는다.
또한, 도 38의 제6 공정(컨택트 영역 형성 공정 또는 저저항 영역 형성 공정)에서의 단면도에 도시한 바와 같이, 제2 실시예로서 전술한 도 30의 제3 공정과 마찬가지로, 마스크재(10)를 제거한 후에, 제1 헤테로 반도체 영역(3)의 소정 영역(즉 드레인 영역(2)측과는 반대측의 표층부) 및 게이트 전극(5)에 예를 들면 이온 주입법으로 인 또는 비소를 동시에 불순물로서 도입한다. 또한, 본 실시예에서는, 제1 헤테로 반도체 영역(3)의 표층부에는 게이트 절연막(4)을 개재하여 불순물을 도입하는 경우에 대해서 설명하고 있지만, 불순물을 도입하는 부분에 접하는 게이트 절연막(4)의 소정부를 제거하고 나서, 불순물 도입해도 된다. 또한, 제1 헤테로 반도체 영역(3)의 소정 영역의 소정 깊이(즉 주변부의 드레인 영역(2)측과 접촉하는 영역)에 도입하는 P형으로 되는 붕소의 불순물 밀도가, N+형으로 하기 위해 후에 주입되는 인 혹은 비소의 불순물 밀도보다도 작고, 저저항 영역(6)을 후공정에서 형성할 수 있으면, 제1 헤테로 반도체 영역(3)의 표층부에도 붕소가 도입되어 있어도 아무런 문제가 없다.
다음으로, 도 39의 제7 공정(층간 절연막 형성 공정)에서의 단면도에 도시한 바와 같이, 제2 실시예로서 전술한 도 31의 제4 공정과 마찬가지로, 게이트 절연막(4) 및 게이트 전극(5) 위에, 예를 들면 CVD법에 의해 형성된 실리콘 산화막으로 이루어지는 층간 절연막(9)을 형성함과 함께, 도 37의 제5 공정 및 도 38의 제6 공정에서, 드레인 영역(2)의 소정 영역, 제1 헤테로 반도체 영역(3)의 소정 영역 및 게이트 전극(5)에 각각 도입한 불순물을 열처리 등에 의해 활성화함으로써, 각각, P+형의 제2 헤테로 반도체 영역(15), N+형의 저저항 영역(6) 및 N+형의 게이트 전극(5) 또한 제1 전계 완화 영역(17)이 형성된다.
여기서, 열처리의 온도나 시간을 제어함으로써, 저저항 영역(6)의 확산 깊이를 용이하게 제어할 수 있기 때문에, 게이트 전극(5)의 단부의 바로 아래에도, 게이트 절연막(4)을 개재하여 근접하여 위치하도록, 저저항 영역(6)을 용이하게 형성할 수 있고, 또한, 제1 전계 완화 영역(17)도, 소정 영역에 원하는 불순물 밀도로 용이하게 형성할 수 있다.
그 후에는, 도 40의 제8 공정(드레인 전극 형성 공정, 컨택트홀 형성 공정, 소스 전극 형성 공정)에서의 단면도에 도시한 바와 같이, 이면측에 상당하는 기판 영역(1)에는, 예를 들면, 티탄(Ti), 니켈(Ni)로 이루어지는 드레인 전극(8)을 형성한다. 그 후, 층간 절연막(9) 위에 형성된 소정의 마스크재를 이용하여, 층간 절연막(9)의 소정 영역(주변부의 영역)을 선택적으로 반응성 이온 에칭(드라이 에칭)법 등으로 에칭하여, 컨택트홀을 형성한다. 마지막으로, 마스크재를 제거한 후, 컨택트홀을 통해서 저저항 영역(6)의 측면 및 제2 헤테로 반도체 영역(15)의 상면에 각각 접촉하도록, 티탄(Ti), 알루미늄(Al)을 차례로 퇴적함으로써 소스 전극(7)을 형성하여, 도 36에 도시한 본 발명의 제3 실시예에 따른 반도체 장치(400)를 완성시킨다.
또한, 본 실시예에 나타내는 바와 같이, 전계 완화 영역 형성 공정을 게이트 전극 형성 공정보다도 뒤로 물린 제조 방법으로서, 전술한 바와 같이, 전계 완화 영역(17)을 형성하기 위해 알루미늄 이온 혹은 붕소 이온 등의 불순물을 도입할 때에, 게이트 전극(5) 그 자체나 게이트 전극(5)을 형성하기 위해서 이용한 마스크재를 이용하도록 해도 된다. 혹은, 전계 완화 영역 형성 공정을 컨택트홀 형성 공정보다도 더 뒤로 물리어, 컨택트홀 형성용으로서 층간 절연막(9)을 패터닝하기 위해서 이용한 마스크재를 이용하도록 해도 된다.
이상과 같이, 본 실시예의 반도체 장치(400)를 제조하는 제조 방법은, 도 37 내지 도 40에 도시하는 제조 방법과 같이, 종래부터의 제조 기술로 용이하게 실현하는 것이 가능함과 동시에, 제조 공정을 간략화하여 제작하는 것이 가능하다. 또한, 도시하지 않고 있지만, 본 실시예의 반도체 장치(300)를 제조하는 제조 방법에 대해서도, 완전히 마찬가지로, 그 제조 공정을 간략화할 수 있다. 또한, 셀프 얼라인화에 의한 위치 정밀도도 높일 수 있다.
도 35의 반도체 장치(300) 및 도 36의 반도체 장치(400)와 같은 구성으로 함으로써, 차단 상태에서는, 제1 전계 완화 영역(17)과 드레인 영역(2) 사이에 드레인 전위에 따른 공핍층이 넓어진다. 즉, 제1 헤테로 반도체 영역(3) 및 제2 헤테 로 반도체 영역(15)과 드레인 영역(2)의 헤테로 접합 계면에 인가되어 있던 드레인 전계가 제1 전계 완화 영역(17)에 의해 완화되기 때문에, 누설 전류가 더욱 저감되어, 차단 성능을 더욱 향상시킬 수 있다.
(제3 실시예에서의 다른 반도체 장치의 구조예)
도 41은, 본 발명에 따른 반도체 장치의 제3 실시예의 도 35와는 다른 디바이스 단면 구조를 도시하는 단면도이다. 또한, 도 42는, 본 발명에 따른 반도체 장치의 제3 실시예의 도 36과는 다른 디바이스 단면 구조를 도시하는 단면도이다. 여기서, 도 41의 반도체 장치(500)는, 도 35의 반도체 장치(300)에 대해서, 또한, 도 42의 반도체 장치(600)는, 도 36의 반도체 장치(400)에 대해서, 모두, 제2 전계 완화 영역(18)을 더 형성하고 있는 구성예를 나타내고 있다.
즉, 도 41의 반도체 장치(500) 및 도 42의 반도체 장치(600)의 구성은, 각각, 도 35의 반도체 장치(300) 및 도 36의 반도체 장치(400)의 구성 외에, 게이트 절연막(4)을 개재하여 게이트 전극(5)에 대면하여 근접하도록, 제2 전계 완화 영역(18)이 드레인 영역(2)의 중앙부의 제1 주면측 표층부에 형성되어 있다. 제2 전계 완화 영역(18)은, 제1 전계 완화 영역(17)과 마찬가지로, 반도체 기체의 드레인 영역(2)과는 다른 도전형인 제2 도전형의 P형 반도체 영역으로 이루어져 있어도 되고, 혹은, 고저항 영역이나 절연 영역으로 이루어져 있어도 된다.
또한, 도 41의 반도체 장치(500) 및 도 42의 반도체 장치(600)의 구성에서는, 제2 전계 완화 영역(18)이, 제1 전계 완화 영역(17)과 함께 형성되어 있지만, 제2 전계 완화 영역(18)만의 구성이어도 된다.
전계 완화 영역으로서, 반도체 기체의 드레인 영역(2)의 제1 주면측 표층부에서 제1 헤테로 반도체 영역(3) 또는 제2 헤테로 반도체 영역(15)과 접하는 영역의 적어도 일부의 영역(즉 주변부의 적어도 일부의 영역), 및/또는, 게이트 전극(5)과 게이트 절연막(4)을 개재하여 대면하는 영역의 적어도 일부의 영역(즉 중앙부의 적어도 일부의 영역)에, 각각, 제1 전계 완화 영역(17), 제2 전계 완화 영역(18)을 형성한 도 41의 반도체 장치(500) 및 도 42의 반도체 장치(600)와 같은 구성으로 함으로써, 차단 상태에서는, 제2 전계 완화 영역(18)과 드레인 영역(2) 사이에, 드레인 전위에 따른 공핍층이 넓어지기 때문에, 게이트 절연막(4)에 인가되어 있던 드레인 전계가 완화되기 때문에, 게이트 절연막(4)의 절연 파괴가 발생하기 어려워, 신뢰성이 향상된다.
(제3 실시예에서의 또 다른 반도체 장치의 구조예)
도 43은, 본 발명에 따른 반도체 장치의 제3 실시예의 도 41과는 다른 디바이스 단면 구조를 도시하는 단면도이다. 또한, 도 44는, 본 발명에 따른 반도체 장치의 제3 실시예의 도 42와는 다른 디바이스 단면 구조를 도시하는 단면도이다. 여기서, 도 43의 반도체 장치(700)는, 도 41의 반도체 장치(500)에 대해서, 또한, 도 44의 반도체 장치(800)는, 도 42의 반도체 장치(600)에 대해서, 모두, 도전 영역(19)을 더 형성하고 있는 구성예를 나타내고 있다.
즉, 도 43의 반도체 장치(700) 및 도 44의 반도체 장치(800)의 구성은, 각각, 도 41의 반도체 장치(500) 및 도 42의 반도체 장치(600)의 구성 외에 추가로, 게이트 절연막(4) 및 제1 헤테로 반도체 영역(3)이 접하는 드레인 영역(2)의 소정 영역(즉 드레인 영역(2)의 중앙부의 제1 주면측 표층부)에 형성된 제2 전계 완화 영역(18)에 인접하는 영역으로부터 표층부를 따라 제1 헤테로 반도체 영역(3)의 단부의 바로 아래에 이르기까지의 영역에, 드레인 영역(2)보다도 고밀도로, 드레인 영역(2)과 동일한 도전형의 N+형의 도전 영역(19)이 형성되어 있다. 또한, 도 43의 반도체 장치(700) 및 도 44의 반도체 장치(800)의 구성에서는, 도전 영역(19)이, 제2 전계 완화 영역(18)과 제1 전계 완화 영역(17)과 함께 형성되어 있지만, 도전 영역(19)만의 구성이어도 되고, 제2 전계 완화 영역(18) 혹은 제1 전계 완화 영역(17) 중 어느 한쪽의 영역과 함께 구성되어 있어도 된다.
반도체 기체의 드레인 영역(2)보다도 높은 불순물 밀도를 갖는 불순물을 드레인 영역(2)의 제1 주면측의 표층부의 소정 영역(예를 들면 중앙부의 제2 전계 완화 영역(18)에 인접하는 영역으로부터 표층부를 따라 제1 헤테로 반도체 영역(3)의 단부의 바로 아래에 이르기까지의 영역)에 도입하는 도전 영역 형성 공정을 더 가짐으로써, 도 43의 반도체 장치(700) 및 도 44의 반도체 장치(800)와 같은 구성으로 함으로써, 도통 상태에서는, 제1 헤테로 반도체 영역(3)과 도전 영역(19)의 헤테로 접합의 에너지 장벽을 완화시켜, 보다 높은 도통 특성을 얻을 수 있다. 즉, 온 저항이 더 작아지게 되어, 도통 성능을 향상시킬 수 있다.
상세하게 설명한 이상의 모든 실시예에서는, 탄화규소를 반도체 기체 재료로 한 반도체 장치를 일례로서 설명했지만, 반도체 기체 재료는, 실리콘, 실리콘 게르마늄, 질화 갈륨, 다이아몬드 등 그 밖의 반도체 재료이어도 된다. 또한, 모든 실 시예에서, 탄화규소의 폴리 타입으로서 4H 타입을 이용하여 설명했지만, 6H(6층 육법정), 3C(3층 입법정) 등 그 밖의 폴리 타입이어도 된다. 또한, 모든 실시예에서, 드레인 전극(8)과 소스 전극(7)을, 드레인 영역(2)을 사이에 두고 대향하도록 배치하고, 드레인 전류를 세로 방향으로 흘리는 소위 종형 구조의 트랜지스터에 대해서 설명해 왔지만, 예를 들면 드레인 전극(8)과 소스 전극(7)을 동일 주면 위에 배치하고, 드레인 전류를 가로 방향으로 흘리는 소위 횡형 구조의 트랜지스터이어도 된다.
또한, 제1 헤테로 반도체 영역(3) 및 제2 헤테로 반도체 영역(15)에 이용하는 재료로서, 다결정 실리콘을 이용한 예를 이용하여 설명했지만, 반도체 기체와 헤테로 접합을 형성하는 재료이면, 단결정 실리콘, 아몰퍼스 실리콘 등 다른 실리콘 재료나, 혹은, 게르마늄이나 실리콘 게르마늄이나 갈륨 비소 등 다른 반도체 재료나 6H, 3C 등 탄화규소의 다른 폴리 타입의 재료이어도 된다.
또한, 일례로서, 드레인 영역(2)으로서 N형의 탄화규소, 제1 헤테로 반도체 영역(3)으로서 N형의 다결정 실리콘의 조합을 이용하여 설명하고 있지만, 각각을, N형의 탄화규소와 P형의 다결정 실리콘의 조합，P형의 탄화규소와 P형의 다결정 실리콘의 조합，P형의 탄화규소와 N형의 다결정 실리콘의 조합 등 어떠한 조합이어도 된다.
또한, 본 발명의 주지를 일탈하지 않는 범위에서의 변형을 포함하는 것은 물론이다.
본 발명에 따른 반도체 장치 및 그 제조 방법에서는, 헤테로 반도체 영역 내의 소스 전극과 접하는 컨택트부의 적어도 일부의 영역을, 반도체 기체의 도전형과 동일한 도전형으로 이루어지고, 또한, 헤테로 반도체 영역 내의 게이트 전극 대면부의 적어도 일부의 영역의 불순물 밀도에 비해 높게 함으로써, 소스 전극과의 컨택트 저항을 저감할 수 있기 때문에, 반도체 장치의 온 저항을 저감하는 것이 가능하게 된다.

Claims (42)

  1. 소정의 도전형의 반도체 기체와, 상기 반도체 기체의 제1 주면에 접하고, 또한, 상기 반도체 기체와는 밴드 갭이 상이한 반도체 재료로 이루어지는 헤테로 반도체 영역과, 상기 헤테로 반도체 영역과 상기 반도체 기체의 접합부에 근접한 위치에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 헤테로 반도체 영역과 접속된 소스 전극과, 상기 반도체 기체와 접속된 드레인 전극을 갖는 반도체 장치로서,
    상기 헤테로 반도체 영역 내의 상기 소스 전극과 접하는 컨택트부의 적어도 일부의 영역이, 상기 반도체 기체의 도전형과 동일한 도전형으로 이루어지고, 또한, 그 불순물 밀도가, 상기 게이트 절연막을 개재하여 상기 게이트 전극과 대면하여 위치하는 상기 헤테로 반도체 영역 내의 게이트 전극 대면부의 적어도 일부의 영역의 불순물 밀도에 비해, 높은 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 헤테로 반도체 영역 내의 상기 게이트 전극 대면부와 상기 컨택트부 사이에 끼워진 영역의 적어도 일부의 영역이, 상기 컨택트부와 동일한 도전형으로 이루어지고, 또한, 상기 헤테로 반도체 영역 내의 상기 게이트 전극 대면부의 불순물 밀도보다도 높은 도전부를 형성하고 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 헤테로 반도체 영역 내의 상기 도전부가, 상기 컨택트부로부터 상기 게이트 전극의 단부의 바로 아래에 위치하는 영역에 걸쳐서 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 소스 전극과 접하는 상기 컨택트부의 적어도 일부의 영역이, 상기 반도체 기체의 상기 제1 주면과는 평행하지 않은 면에서 상기 소스 전극과 접하고 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 컨택트부의 하층에 위치하는 상기 헤테로 반도체 영역 내의 상기 반도체 기체와 접하는 영역의 적어도 일부의 영역이, 상기 반도체 기체의 도전형과는 다른 도전형으로 이루어지는 것을 특징으로 하는 반도체 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 컨택트부의 하층에 위치하는 상기 헤테로 반도체 영역 내의 적어도 일부의 영역에서 그 하층으로부터 상기 반도체 기체와 접할 때까지의 영역의 적어도 일부의 영역에, 도전형 및/또는 불순물 밀도가 인접하는 영역마다 서로 다른 불순물을 도입한 복수의 영역이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서,
    상기 헤테로 반도체 영역 내의 상기 컨택트부의 하층에 위치하고, 상기 반도체 기체와 접하는 상기 영역의 적어도 일부의 영역이, 상기 소스 전극과 접하고 있는 것을 특징으로 하는 반도체 장치.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 기체의 상기 제1 주면측의 일부에, 상기 반도체 기체와 상기 헤테로 반도체 영역의 접합부에 인가되는 상기 드레인 전극의 드레인 전계를 완화하는 전계 완화 영역이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 전계 완화 영역이, 상기 반도체 기체와는 다른 도전형의 반도체, 고저항체, 혹은, 절연체 중 어느 하나로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서,
    상기 전계 완화 영역이, 상기 반도체 기체의 상기 제1 주면측의, 상기 헤테로 반도체 영역과 접하는 영역의 일부, 및/또는, 상기 게이트 전극과 상기 게이트 절연막을 개재하여 대면하는 영역의 일부에 형성되어 있는 것을 특징으로 하는 반 도체 장치.
  11. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 기체의 상기 제1 주면측의 일부에, 상기 반도체 기체의 불순물 밀도보다도 높은 불순물 밀도를 갖는 도전 영역이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 게이트 전극이, 상기 반도체 기체의 도전형과는 다른 도전형으로 이루어지는 것을 특징으로 하는 반도체 장치.
  13. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 기체의 상기 제1 주면에 홈을 파고, 상기 홈 내에 상기 게이트 절연막을 개재하여 상기 게이트 전극을 배치하고 있는 것을 특징으로 하는 반도체 장치.
  14. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 기체의 재료가, 탄화규소, 질화 갈륨, 혹은, 다이아몬드 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 장치.
  15. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 헤테로 반도체 영역의 재료가, 단결정 실리콘, 다결정 실리콘, 아몰퍼스 실리콘, 게르마늄, 실리콘 게르마늄, 혹은, 갈륨 비소 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 장치.
  16. 기판 위에 반도체를 에피택셜 성장시켜 반도체 기체를 형성하는 반도체 기체 형성 공정과, 상기 반도체 기체와 동일 혹은 다른 도전형의 불순물을 도입하여 상기 반도체 기체와는 밴드 갭이 상이한 헤테로 반도체 영역의 층을 상기 반도체 기체의 제1 주면 위에 형성하고, 형성한 상기 헤테로 반도체 영역의 층의 미리 정한 소정 영역을 에칭하여 헤테로 반도체 영역으로서 패터닝하는 헤테로 반도체 영역 형성 공정과, 상기 헤테로 반도체 영역의 제1 주면 및 상기 반도체 기체의 상기 제1 주면 위에 게이트 절연막을 개재하여 게이트 전극의 층을 형성하는 게이트 전극층 형성 공정과, 형성한 상기 게이트 전극의 층에, 상기 반도체 기체와 동일 혹은 다른 도전형의 불순물을 도입하는 게이트 전극층 불순물 도입 공정과, 미리 정한 마스크재를 이용하여 상기 게이트 전극의 층을 에칭하여 게이트 전극으로서 패터닝하는 게이트 전극 형성 공정과, 상기 게이트 절연막 및 상기 게이트 전극 위에 층간 절연막을 형성하는 층간 절연막 형성 공정과, 상기 반도체 기체에 접속하는 드레인 전극을 형성하는 드레인 전극 형성 공정과, 미리 정한 마스크재를 이용하여 상기 층간 절연막 및 상기 게이트 절연막을 에칭하여 컨택트홀을 형성하는 컨택트홀 형성 공정과, 상기 헤테로 반도체 영역의 상기 컨택트홀이 위치하는 영역을 적 어도 포함하는 영역에, 상기 반도체 기체와 동일한 도전형의 불순물을 도입하여, 컨택트 영역을 형성하는 컨택트 영역 형성 공정과, 상기 컨택트홀을 통하여, 상기 컨택트 영역에 접하는 소스 전극을 형성하는 소스 전극 형성 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 컨택트 영역 형성 공정 대신에, 상기 헤테로 반도체 영역의 적어도 상기 제1 주면측의 표층부 중, 적어도, 상기 게이트 전극의 중앙부 바로 아래에 위치하고 있지 않은 영역에, 상기 반도체 기체와 동일한 도전형의 불순물을 도입하여, 저저항 영역을 형성하는 저저항 영역 형성 공정을 갖고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 저저항 영역 형성 공정에 의해 상기 저저항 영역을 형성하는 경우, 상기 저저항 영역을, 상기 소스 전극과 접속하는 컨택트부로부터 상기 게이트 전극의 단부의 바로 아래에 위치하는 영역에 걸쳐서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 컨택트 영역을 형성하는 상기 컨택트 영역 형성 공정 또는 상기 저저항 영역을 형성하는 상기 저저항 영역 형성 공정이, 적어도, 상기 게이트 전극을 형성하는 게이트 전극 형성 공정보다도 후의 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 컨택트 영역 형성 공정 또는 상기 저저항 영역 형성 공정에서, 상기 헤테로 반도체 영역의 상기 제1 주면측의 표층부에 불순물을 도입할 때에, 상기 게이트 절연막을 개재하여, 혹은, 상기 게이트 절연막을 제거하여 상기 헤테로 반도체 영역을 노출시키고 나서, 불순물을 도입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 컨택트 영역 형성 공정 또는 상기 저저항 영역 형성 공정에서, 상기 헤테로 반도체 영역의 상기 제1 주면측의 표층부에 불순물을 도입할 때에, 상기 게이트 전극 혹은 상기 게이트 전극의 형성용의 상기 마스크재를 이용하여, 선택적으로 불순물을 도입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 게이트 전극층 불순물 도입 공정을 이용하는 대신에, 상기 컨택트 영역 형성 공정 또는 상기 저저항 영역 형성 공정에서, 상기 헤테로 반도체 영역의 상기 제1 주면측의 표층부에 불순물을 도입할 때에, 상기 게이트 전극 형성용의 상기 마스크재를 제거하고, 동시에, 상기 게이트 전극에도 불순물을 도입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 컨택트 영역 형성 공정 또는 상기 저저항 영역 형성 공정에서, 상기 헤테로 반도체 영역의 상기 제1 주면측의 표층부에 불순물을 도입할뿐만 아니라, 그 불순물을 도입하는 표층부의 하층에 위치하는 상기 반도체 기체와 접하는 영역의 적어도 일부의 영역에, 상기 반도체 기체의 도전형과는 다른 도전형으로 이루어지는 불순물을 도입하는 것이 가능한 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제23항에 있어서,
    상기 게이트 전극층 불순물 도입 공정을 이용하는 대신에, 상기 컨택트 영역 형성 공정 또는 상기 저저항 영역 형성 공정에서, 상기 헤테로 반도체 영역의 상기 제1 주면측의 표층부의 하층에 위치하는 상기 반도체 기체와 접하는 영역의 적어도 일부의 영역에 불순물을 도입할 때에, 상기 게이트 전극 형성용의 상기 마스크재를 제거하고, 동시에, 상기 게이트 전극에도 불순물을 도입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 컨택트 영역 형성 공정 또는 상기 저저항 영역 형성 공정에서, 상기 헤테로 반도체 영역의 상기 제1 주면측의 표층부에 불순물을 도입할 때에, 혹은, 그 전후에서, 그 불순물을 도입하는 표층부의 하층에 위치하는 상기 헤테로 반도체 영역 내의 적어도 일부의 영역에서, 또한, 그 하층으로부터 상기 반도체 기체와 접할 때까지의 영역의 적어도 일부의 영역에, 도전형 및/또는 불순물 밀도가 인접하는 영역마다 서로 다른 불순물을 도입한 복수의 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제25항에 있어서,
    도전형 및/또는 불순물 밀도가 인접하는 영역마다 서로 다른 불순물을 도입한 복수의 상기 영역이, 복수의 층 구조를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제23항에 있어서,
    상기 컨택트 영역 형성 공정 또는 상기 저저항 영역 형성 공정에서, 상기 헤테로 반도체 영역의 상기 제1 주면측의 표층부에 불순물을 도입할 때에 이용하는 마스크재를, 그 불순물을 도입하는 표층부의 하층에 위치하는 영역에 불순물을 도입할 때에 이용하는 마스크재로서 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제23항에 있어서,
    상기 헤테로 반도체 영역 내의 상기 컨택트부의 하층에 위치하고, 상기 반도체 기체와 접하는 상기 영역의 적어도 일부의 영역을, 상기 소스 전극과 접속하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 컨택트 영역 형성 공정에서, 상기 컨택트 영역을 형성하기 위해 불순물을 도입할 때에, 상기 컨택트홀 형성 공정에서 이용한 상기 컨택트홀의 형성용의 상기 마스크재를 이용하여, 선택적으로 불순물을 도입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 컨택트홀 형성 공정에서, 상기 컨택트 영역 형성 공정에 의해 형성한 상기 컨택트 영역 또는 상기 저저항 영역 형성 공정에 의해 형성한 상기 저저항 영역을 상기 내지 컨택트홀의 형성용의 상기 마스크재를 이용하여 에칭하여, 상기 컨택트홀을 형성하고, 상기 소스 전극 형성 공정에서, 상기 컨택트 영역 또는 상기 저저항 영역의 측면에 적어도 접하도록, 상기 소스 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 반도체 기체의 상기 제1 주면측의 일부에, 상기 반도체 기체와 상기 헤테로 반도체 영역의 접합부에 인가되는 상기 드레인 전극의 드레인 전계를 완화하는 전계 완화 영역을 형성하는 전계 완화 영역 형성 공정을 더 갖고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  32. 제31항에 있어서,
    상기 전계 완화 영역을, 상기 반도체 기체와는 다른 도전형의 반도체, 고저항체, 혹은, 절연체 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  33. 제31항에 있어서,
    상기 전계 완화 영역을, 상기 반도체 기체의 상기 제1 주면측의, 상기 헤테로 반도체 영역과 접하는 영역의 일부, 및/또는, 상기 게이트 전극과 상기 게이트 절연막을 개재하여 대면하는 영역의 일부에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  34. 제31항에 있어서,
    상기 전계 완화 영역 형성 공정에서, 상기 전계 완화 영역을 형성하기 위해 불순물을 상기 반도체 기체에 도입할 때에, 상기 게이트 전극 혹은 상기 게이트 전 극을 패터닝할 때에 이용한 상기 마스크재를 이용하여, 선택적으로 불순물을 상기 반도체 기체 내에 도입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  35. 제31항에 있어서,
    상기 전계 완화 영역 형성 공정에서, 상기 전계 완화 영역을 형성하기 위해 불순물을 상기 반도체 기체에 도입할 때에, 상기 층간 절연막을 패터닝할 때에 이용한 상기 마스크재를 이용하여, 선택적으로 불순물을 상기 반도체 기체 내에 도입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  36. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 반도체 기체의 상기 제1 주면측의 일부에, 상기 반도체 기체의 불순물 밀도보다도 높은 불순물 밀도를 갖는 불순물을 도입하여 도전 영역을 형성하는 도전 영역 형성 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  37. 제31항에 있어서,
    상기 전계 완화 영역 형성 공정 및/또는 상기 도전 영역 형성 공정이, 상기 헤테로 반도체 영역 내에 불순물을 도입하는 컨택트 영역 형성 공정 또는 상기 저저항 영역 형성 공정과 동시이거나, 혹은, 그 전후의 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  38. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 게이트 전극을, 상기 반도체 기체의 도전형과는 다른 도전형으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  39. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 반도체 기체 및/또는 상기 헤테로 반도체 영역 및/또는 상기 게이트 전극에 불순물을 도입하는 수단으로서, 이온 주입법, 고상 확산법, 기상 확산법 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  40. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 반도체 기체의 상기 제1 주면에 홈을 파고, 상기 홈 내에 상기 게이트 절연막을 개재하여 상기 게이트 전극을 배치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  41. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 반도체 기체의 재료에, 탄화규소, 질화 갈륨, 혹은, 다이아몬드 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  42. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 헤테로 반도체 영역의 재료에, 단결정 실리콘, 다결정 실리콘, 아몰퍼 스 실리콘, 게르마늄, 실리콘 게르마늄, 혹은, 갈륨 비소 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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