JP3918742B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 185
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 131
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 131
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 131
- 239000000463 material Substances 0.000 claims description 67
- 239000000758 substrate Substances 0.000 claims description 53
- 239000010409 thin film Substances 0.000 claims description 41
- 230000005684 electric field Effects 0.000 claims description 31
- 239000004020 conductor Substances 0.000 claims description 22
- 229910052751 metal Inorganic materials 0.000 claims description 17
- 239000002184 metal Substances 0.000 claims description 17
- 230000002093 peripheral effect Effects 0.000 claims description 11
- 239000010408 film Substances 0.000 claims description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 212
- 229920005591 polysilicon Polymers 0.000 description 128
- 230000004888 barrier function Effects 0.000 description 17
- 230000015556 catabolic process Effects 0.000 description 16
- 230000000694 effects Effects 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 9
- 230000000903 blocking effect Effects 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- NWAIGJYBQQYSPW-UHFFFAOYSA-N azanylidyneindigane Chemical compound [In]#N NWAIGJYBQQYSPW-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- -1 that is Chemical compound 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
Description
【０００１】
【発明の属する技術分野】
本発明は、ダイオードやスイッチ素子等の半導体装置に関する。
【０００２】
【従来の技術】
【非特許文献】
「パワーデバイス・パワーＩＣハンドブック 電気学会 高性能高機能パワーデバイス・パワーＩＣ調査専門委員会 編 コロナ社 ｐ．１２〜２１」。
【０００３】
従来の炭化珪素を用いた高耐圧のダイオードを得るための接合としては、上記非特許文献に記載されるＰＮ接合と、ショットキー接合とがある。上記非特許文献では、これらの接合はシリコンを基本に記述してあるが、炭化珪素においても広く適用されている。
【０００４】
【発明が解決しようとする課題】
ＰＮ接合を炭化珪素へ適用し、高耐圧を得るためには、深い拡散層を形成する必要があり、そのためにイオン注入による不純物導入が欠かせない。イオン注入を行うと炭化珪素に結晶欠陥が導入されるため、リーク電流が増加するという問題があった。
本発明の目的は、上記課題を解決し、リーク電流の増加を抑制できる高耐圧な半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決するため、本発明は、第一の半導体材料層と、それとはバンドギャップの異なる第二の半導体材料層によって形成される第一の接合を有し、第二の半導体材料層の厚さが、第一の接合から第二の半導体材料層へビルトイン電界が及ぶ距離より小さくなるように形成された薄膜半導体領域を有するという構成になっている。
【０００６】
【発明の効果】
本発明によれば、リーク電流の増加を抑制できる高耐圧な半導体装置を提供することができる。
【０００７】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を用いて説明する。図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
実施の形態１
まず、本発明の実施の形態１について、図１、及び図２に従って説明する。
図１は、本発明の実施の形態１による炭化珪素半導体装置の断面図である。
図１において、Ｎ＋型のＳｉＣ基板１の上に、Ｎ−型のＳｉＣエピタキシャル層２を形成することにより、第一導電型であるＮ型の炭化珪素半導体基体が形成されている。すなわち、炭化珪素半導体基体がＳｉＣ基板１とＳｉＣエピタキシャル層２とから構成されている。この炭化珪素半導体基体上、第一主面側すなわちＳｉＣエピタキシャル層２側に、炭化珪素半導体基体とはバンドギャップの異なる第一導電型の半導体材料層として、Ｎ−型の多結晶シリコン（以下、ポリシリコンと呼ぶ）からなるＮ−型ポリシリコン層３が形成され、ＳｉＣエピタキシャル層２とＮ−型ポリシリコン層３との間に第一の接合（以下、へテロ接合と呼ぶ）が形成されている。Ｎ−型ポリシリコン層３の上面には、導電体として、ポリシリコンとショットキー接触する金属からなるショットキー電極４が形成され、Ｎ−型ポリシリコン層３とショットキー電極４との間に第二の接合（以下、ショットキー接合と呼ぶ）が形成されている。図１から判るように、ヘテロ接合とショットキー接合は、半導体層であるＮ−型ポリシリコン層３を介して対向するように配置されている。なお、ショットキー電極４は、アノード電極３０としての機能も兼ねている。ＳｉＣ基板１の裏面には、カソード電極３１が金属等の導体材料によって形成されている。
【０００８】
以下に実施の形態１における炭化珪素半導体装置の具体的な構造、及び動作について、図１中のａ点からｂ点におけるエネルギーバンド構造を用いて説明する。
図２（Ａ）は熱平衡状態、すなわちショットキー電極４、カソード電極３１のいずれも接地とした状態におけるエネルギーバンド構造を示している。なお、図２（Ａ）は、Ｎ−型ポリシリコン層３の厚さが、ヘテロ接合からＮ−型ポリシリコン層３へビルトイン電界が及ぶ距離（以下、Ｘｈと呼ぶ）とショットキー接合からＮ−型ポリシリコン層３へビルトイン電界が及ぶ距離（以下、Ｘｓと呼ぶ）との和（Ｘｈ＋Ｘｓ）より厚い場合におけるエネルギーバンド構造を示している。
ＳｉＣ及びポリシリコンの電子親和力χＳｉＣ、χＰｏｌｙ、ショットキー金属の仕事関数φの差により、熱平衡状態下にあるヘテロ接合界面におけるＮ−型ポリシリコン層３側には蓄積層、ショットキー接合界面におけるＮ−型ポリシリコン層３側には空乏層が形成され、ヘテロ接合界面には障壁φｈ５０、ショットキー接合界面には障壁φｂｎ５１が形成されている。
また、実施の形態１における構造の場合、ヘテロ接合が形成するダイオードとショットキー接合が形成するダイオードが、同じ極方向で、かつ直列に接続された状態になる。このため、ショットキー電極４に然るべき電圧を印加し、カソード電極３１を接地の状態にすると、電子がカソード電極３１からＳｉＣ基板１、ＳｉＣエピタキシャル層２、Ｎ−型ポリシリコン層３を経て、ショットキー電極４へと流れる。つまり、ダイオードの順方向特性を示す。
次に、ショットキー電極４を接地、カソード電極３１に高電圧を印加した状態、すなわち逆方向電圧印加時の場合、エネルギーバンド構造は図２（Ｂ）のように変化する。この際、ヘテロ接合界面に生じた障壁φｈ５０により電子８０は遮られ、遮断状態を保持する。また、ヘテロ接合界面に蓄積された電子８０によって、電界がシールドされるため、ＳｉＣエピタキシャル層２と比較して、Ｎ−型ポリシリコン層３には電界が殆ど及ばない。つまり、Ｎ−型ポリシリコン層３の電位はショットキー電極４の電位と限りなく等しくなり、接地に近い状態になる。そのため、Ｎ−型ポリシリコン層３とショットキー電極４のエネルギーバンド構造は、図２（Ａ）の熱平衡状態と殆ど変わらない。よって、本素子に対して逆方向に高い電圧が印加されても、Ｎ−型ポリシリコン層３はブレークダウンを起こさずに遮断状態を保持する。なお、この遮断状態において、蓄積された電子８０の一部が、ヘテロ接合界面に生じた障壁φｈ５０をトンネリングする、あるいは乗り越えることで、Ｎ−型ポリシリコン層３からＳｉＣエピタキシャル層２へと移動しようとするが、ショットキー接合におけるφｂｎ５１により、ショットキー電極４からＮ−型ポリシリコン層３への電子の供給が遮られるため、ヘテロ接合によるダイオードは擬似的に開放状態になり、Ｎ−型ポリシリコン層３からＳｉＣエピタキシャル層２へは殆ど電子が流れない。なお、前述のように、逆方向に高電圧が印加された状態でも、Ｎ−型ポリシリコン層３には電界が殆ど及ばないため、所定のショットキー接合によるダイオードの耐圧でも充分に高い耐圧を得ることができる。
ここで、Ｎ−型ポリシリコン層３の厚さを、（Ｘｈ＋Ｘｓ）以下にすると、熱平衡状態におけるエネルギーバンドの構造は図２（Ｃ）のようになり、薄膜半導体領域が形成され、ヘテロ接合界面の障壁φｈ５０は、図中に示したように第二の接合であるショットキー接合の影響により、図２（Ａ）のバンド構造と比較してΔφｈ５２だけ高くなる。それに伴い、ＳｉＣエピタキシャル層２側に形成される空乏層幅が広がり、図２（Ｄ）のような逆方向電圧印加時に電子がさらにヘテロ接合界面をトンネリング、あるいは乗り越えにくくなる。すなわち、薄膜半導体領域を形成することにより、さらに遮断性が向上し高い耐圧を得ることができる。なお、順方向の動作は、薄膜半導体領域が形成されていない場合と同じ特性を示す。
前述のように、ＰＮ接合を炭化珪素へ適用し、高耐圧を得るためには、深い拡散層を形成する必要があり、そのためにイオン注入による不純物導入が欠かせなかった。イオン注入を行うと炭化珪素に結晶欠陥が導入されるため、リーク電流が増加するという問題があった。ショットキー接合を炭化珪素へ適用し、高耐圧なダイオードを実現するためには、ショットキー電極端部における電界集中を緩和するために、ショットキー電極端部に電界緩和領域として拡散層を形成する必要がある。この拡散層を形成する際にも、イオン注入が用いられるが、炭化珪素の場合、注入後の活性加熱処理に1500℃以上の高温が必要になるため、熱処理中に炭化珪素基板表面が劣化し、劣化した炭化珪素基板表面には良好なショットキー接合が形成できず、高耐圧なダイオードを実現することが難しいという問題があった。本実施の形態１では、高エネルギーのイオン注入による不純物導入が不要なので、このような問題を解決し、リーク電流の増加を抑制できる高耐圧な半導体装置を提供することができる。
すなわち、本実施の形態１の半導体装置は、Ｎ−型ＳｉＣエピタキシャル層２と、Ｎ−型ＳｉＣエピタキシャル層２とはバンドギャップの異なるＮ−型ポリシリコン層３とによって形成される第一の接合（ヘテロ接合）と、Ｎ−型ポリシリコン層３とショットキー電極４とによって形成される第二の接合（ショットキー接合）とを有し、且つＮ−型ポリシリコン層３の厚さが、少なくとも第一の接合からＮ−型ポリシリコン層３へビルトイン電界が及ぶ距離と、第二の接合からＮ−型ポリシリコン層３へビルトイン電界が及ぶ距離との和より小さくなるように形成された薄膜半導体領域を有する。
なお、本実施の形態１のＮ型が特許請求の範囲の第１導電型に、Ｐ型が第２導電型に相当する。また、図１のＮ−型ＳｉＣエピタキシャル層２が特許請求の範囲の請求項１の第一の半導体材料層に、Ｎ−型ポリシリコン層３が第二の半導体材料層に、ショットキー電極４が導電体に相当する。
また、Ｎ−型ＳｉＣエピタキシャル層２が第一導電型（本実施の形態１ではＮ型）からなり、Ｎ−型ポリシリコン層３が第一導電型からなり、且つ第二の接合によるビルトイン電界によってＮ−型ポリシリコン層３に空乏層が形成されるように形成された薄膜半導体領域を有する。
また、本実施の形態１では、導電体が金属であり、第二の半導体材料層であるＮ−型ポリシリコン層３とショットキー接触する金属である。なお、導電体としての金属材料は、必ずしもＮ−型ポリシリコン層３とショットキー接触する金属である必要はないが、ショットキー接合における障壁φｂｎがΔφｈ５２に影響するため、ショットキー接触をする金属を用いた方がよりΔφｈ５２を大きくすることができ、その結果、遮断性の高いダイオードを得ることができる。
また、実施の形態１においては、第二の接合としてショットキー電極４を形成して説明しているが、第二の接合がない場合でも、Ｎ−型ポリシリコン層３の厚さをヘテロ接合からＮ−型ポリシリコン層３へビルトイン電界が及ぶ距離、すなわちＸｈより薄くすれば、薄膜半導体領域が形成され、図２（Ｃ）に示したように障壁φｈ５０は、Ｎ−型ポリシリコン層３の厚さがＸｈより厚い場合と比較してΔφｈ５２だけ高くなり第二の接合がある場合と同様の効果を得ることができる。
すなわち、本実施の形態１では、Ｎ−型ＳｉＣエピタキシャル層２と、Ｎ−型ＳｉＣエピタキシャル層２とはバンドギャップの異なるＮ−型ポリシリコン層３とによって形成される第一の接合（ヘテロ接合）を有し、且つＮ−型ポリシリコン層３の厚さが、少なくとも第一の接合からＮ−型ポリシリコン層３へビルトイン電界が及ぶ距離より小さくなるように形成された薄膜半導体領域を有している。
なお、薄膜半導体領域が形成されるＮ−型ポリシリコン層３の具体的な厚さについては、ショットキー電極４の材質及び有無、Ｎ−型ポリシリコン層３の不純物濃度、ＳｉＣエピタキシャル層２の濃度によって変化する。例えば、ＳｉＣエピタキシャル層２の濃度が１×１０１６ｃｍ−３、Ｎ−型ポリシリコン層３の濃度が１×１０１６ｃｍ−３、ショットキー電極４の材質がＴｉの場合、Ｎ−型ポリシリコン層３の厚さは1000Åで十分な効果を得ることができる。
また、第一の半導体材料層にＳｉＣ、すなわち炭化珪素を用いることで、より高耐圧な半導体装置を提供することができる。
さらに、第二の半導体材料層にポリシリコンを用いることで、デバイス製造時のエッチングや伝導度制御などのプロセスを簡易化することができる。なお、第二の半導体材料層を、単結晶シリコン、多結晶シリコン、アモルファスシリコンの少なくとも１つで構成することにより、同様の効果を得ることができる。
【０００９】
実施の形態２
次に、本発明の実施の形態２について、図３に従って説明する。
図３は、本発明の実施の形態２による炭化珪素半導体装置の断面図である。
図３において、Ｎ＋型のＳｉＣ基板１の上に、Ｎ−型のＳｉＣエピタキシャル層２を形成することにより、第一導電型であるＮ型の炭化珪素半導体基体が形成されている。この炭化珪素半導体基体上、第一主面側すなわちＳｉＣエピタキシャル層２側に、炭化珪素半導体基体とはバンドギャップの異なる第一導電型の半導体材料層として、Ｎ−型のポリシリコンからなるＮ−型ポリシリコン層３が形成され、ＳｉＣエピタキシャル層２とＮ−型ポリシリコン層３との間にへテロ接合が形成されている。Ｎ−型ポリシリコン層３の上面には、導電体として、半導体材料であるＰ＋型のポリシリコンからなるＰ＋型ポリシリコン層５が形成され、Ｎ−型ポリシリコン層３とＰ＋型ポリシリコン層５との間に第二の接合（以下、ＰＮ接合と呼ぶ）が形成されている。図から判るように、ヘテロ接合とＰＮ接合は半導体層であるＮ−型ポリシリコン層３を介して対向するように配置されている。Ｐ＋型ポリシリコン層５の第一主面側に接するようにアノード電極３０が形成されている。ＳｉＣ基板１の裏面にはカソード電極３１が金属等の導体材料によって形成されている。
【００１０】
以下に実施の形態２における炭化珪素半導体装置の具体的な動作について説明する。
まず、実施の形態２におけるＮ−型ポリシリコン層３の厚さが、ヘテロ接合からＮ−型ポリシリコン層３へビルトイン電界が及ぶ距離、すなわちＸｈとポリシリコンのＰＮ接合からＮ−型ポリシリコン層３へビルトイン電界が及ぶ距離（以下、Ｘｐと呼ぶ）との和（Ｘｈ＋Ｘｐ）より厚い場合について説明する。
実施の形態２における構造の場合、ヘテロ接合とＰＮ接合によりＮ−型ポリシリコン層３のＳｉＣエピタキシャル層２側には蓄積層が、Ｐ＋型ポリシリコン層５側には空乏層が形成されている。また、ヘテロ接合が形成するダイオードとポリシリコンのＰＮ接合が形成するダイオードが、同じ極方向で、かつ直列に接続された状態になっている。このため、アノード電極３０に然るべき電圧を印加し、カソード電極３１を接地の状態にすると、電子がカソード電極３１からＳｉＣ基板１、ＳｉＣエピタキシャル層２、Ｎ−型ポリシリコン層３、Ｐ＋型ポリシリコン層５を経て、アノード電極３０へと流れる。つまり、ダイオードの順方向特性を示す。
次に、アノード電極３０を接地、カソード電極３１に高電圧を印加した状態、すなわち逆方向電圧印加時の場合、ヘテロ接合界面に生じた障壁φｈにより電子は遮られ、遮断状態を保持する。また、ヘテロ接合界面に蓄積された電子によって、電界がシールドされるため、ＳｉＣエピタキシャル層２と比較して、Ｎ−型ポリシリコン層３及びＰ＋型ポリシリコン層５には電界が殆ど及ばない。つまり、Ｎ−型ポリシリコン層３の電位は、Ｐ＋型ポリシリコン層５及びアノード電極３０の電位と限りなく等しくなり、接地に近い状態になる。そのため、本素子に対して逆方向に高い電圧が印加されても、Ｎ−型ポリシリコン層３及びＰ＋型ポリシリコン層５はブレークダウンを起こさずに遮断状態を保持する。なお、この遮断状態において、蓄積された電子の一部が、ヘテロ接合界面に生じた障壁φｈをトンネリングする、あるいは乗り越えることで、Ｎ−型ポリシリコン層３からＳｉＣエピタキシャル層２へと移動しようとするが、Ｎ−型ポリシリコン層３への電子の供給源が存在しないため、ヘテロ接合によるダイオードは擬似的に開放状態になり、Ｎ−型ポリシリコン層３からＳｉＣエピタキシャル層２へは殆ど電子が流れない。なお、前述のように、逆方向に高電圧が印加された状態でも、Ｎ−型ポリシリコン層３及びＰ＋型ポリシリコン層５には電界が殆ど及ばないため、所定のＰＮ接合によるダイオードの耐圧でも充分に高い耐圧を得ることができる。
ここで、Ｎ−型ポリシリコン層３の厚さを、（Ｘｈ＋Ｘｐ）以下にすると薄膜半導体領域が形成され、ヘテロ接合界面の障壁φｈ５０は、第二の接合であるＰＮ接合の影響により、Ｎ−型ポリシリコン層３の厚さが（Ｘｈ＋Ｘｐ）以上の場合と比較してΔφｈ５２だけ高くなる。それに伴い、ＳｉＣエピタキシャル層２側に形成される空乏層幅が広がり、逆方向電圧印加時にヘテロ接合界面を電子８０がトンネリング、あるいは乗り越えにくくなる。すなわち、薄膜半導体領域を形成することにより、さらに遮断性が向上し高い耐圧を得ることができる。なお、順方向の動作は、薄膜半導体領域が形成されていない場合と同じ特性を示す。
【００１１】
また、ここで、Ｎ−型ポリシリコン層３の代わりに第二導電型の半導体材料であるＰ−型ポリシリコン層、導電体にポリシリコンよりバンドギャップの大きい第二導電型の半導体材料を用いても同様の効果を得ることができる。すなわち、第一の半導体材料層であるＮ−型ＳｉＣエピタキシャル層２が第一導電型からなり、図示は省略するが、第二の半導体材料層が第二導電型からなり、且つ第二の接合によるビルトイン電界によって第二の半導体材料層に蓄積層が形成されるように形成された薄膜半導体領域を有する構成も可能である。
【００１２】
実施の形態３
次に、本発明の実施の形態３について、図４に従って説明する。
図４は、本発明の実施の形態３による炭化珪素半導体装置の断面図である。
図４において、Ｎ＋型のＳｉＣ基板１の上に、Ｎ−型のＳｉＣエピタキシャル層２を形成することにより、第一導電型であるＮ型の炭化珪素半導体基体が形成されている。この炭化珪素半導体基体上、第一主面側すなわちＳｉＣエピタキシャル層２側に、炭化珪素半導体基体とはバンドギャップの異なる第一導電型の半導体材料として、Ｎ−型ポリシリコン層３が所定の位置に環状に形成され、ＳｉＣエピタキシャル層２とＮ−型ポリシリコン層３との間にへテロ接合が形成されている。Ｎ−型ポリシリコン層３の上面にはＮ−型ポリシリコン層３と接するように、且つＮ−型ポリシリコン層３の内側の露出したＳｉＣエピタキシャル層２の第一主面上と接するように、導電体としてＮ−型ポリシリコン層３とショットキー接触する金属からなるショットキー電極４が形成され、ショットキー接合が形成されている。なお、図から判るようにショットキー電極４はアノード電極３０としての機能も兼ねている。すなわち、ＳｉＣエピタキシャル層２と接するように形成されたアノード電極３０の外周部に接して実施の形態１におけるダイオードが環状に形成されている構造になっている。ＳｉＣ基板１の裏面にはカソード電極３１が金属等の導体材料によって形成されている。
【００１３】
以下に実施の形態３における炭化珪素半導体装置の具体的な動作について説明する。
なお、ここでＮ−型ポリシリコン層３の厚さは薄膜半導体領域が形成されるような厚さ、すなわち（Ｘｈ＋Ｘｓ）以下になっている。
また、Ｎ＋型ＳｉＣ基板１とＮ−型ＳｉＣエピタキシャル層２からなる半導体基体と、この半導体基体に接するように形成されたアノード電極３０とカソード電極３１を有し、アノード電極３０と半導体基体との間に、前記薄膜半導体領域を有し、且つ前記薄膜半導体領域に接した導電体であるショットキー電極４とアノード電極３０が同電位である。なお、ショットキー電極４はアノード電極３０としての機能も兼ねたものと説明したが、要は導電体であるショットキー電極４とアノード電極３０とが接続されており、同電位になっている。
まず、アノード電極３０に然るべき電圧を印加し、カソード電極３１を接地の状態にすると、電子がカソード電極３１からＳｉＣ基板１、ＳｉＣエピタキシャル層２を経て、アノード電極３０へと流れ、ダイオードの順方向特性を示す。
次に、アノード電極３０を接地、カソード電極３１に高電圧を印加した状態、すなわち逆方向電圧印加時の場合、電界が最も集中するアノード電極３０の外周部に薄膜半導体領域が配置されているため、アノード電極３０のみで構成されるショットキーダイオードと比較して高い遮断性を有している。また、本素子の構造は、薄膜半導体領域がアノード電極３０の外周部に環状に配置されたエッジターミネーション領域を配したショットキーダイオードの構造になっているが、従来のエッジターミネーションと異なり、イオン注入及び高温の活性化アニールを用いずに形成することが可能であり、ＳｉＣエピタキシャル層２が劣化することもないため、ＳｉＣエピタキシャル層２上に良好なショットキー接合を形成することができ、高耐圧なショットキーダイオードを形成することができる。
【００１４】
実施の形態４
次に、本発明の実施の形態４について、図５に従って説明する。
図５は、本発明の実施の形態４による炭化珪素半導体装置の断面図である。
図４において、Ｎ＋型のＳｉＣ基板１の上に、Ｎ−型のＳｉＣエピタキシャル層２を形成することにより、第一導電型であるＮ型の炭化珪素半導体基体が形成されている。この炭化珪素半導体基体上、第一主面側すなわちＳｉＣエピタキシャル層２側に、炭化珪素半導体基体とはバンドギャップの異なる第一導電型の半導体材料として、Ｎ−型ポリシリコン層３が所定の位置に形成され、ＳｉＣエピタキシャル層２とＮ−型ポリシリコン層３との間にへテロ接合が形成されている。Ｎ−型ポリシリコン層３の上面の周辺部を除く内側には、Ｎ＋型ポリシリコン層１５が形成されている。そして、Ｎ−型ポリシリコン層３及びＮ＋型ポリシリコン層１５と接するように、導電体としてＮ−型ポリシリコン層３及びＮ＋型ポリシリコン層１５とショットキー接触する金属からなるショットキー電極４が形成され、ショットキー接合が形成されている。なお、ショットキー電極４はアノード電極３０としての機能も兼ねている。すなわち、Ｎ−型ポリシリコン層３及びＮ＋型ポリシリコン層１５からなるポリシリコン層の周辺部のみ膜厚を薄く形成されている構造になっている。ＳｉＣ基板１の裏面にはカソード電極３１が金属等の導体材料によって形成されている。Ｎ−型ポリシリコン層３の厚さは、ヘテロ接合からＮ−型ポリシリコン層３へビルトイン電界が及ぶ距離Ｘｈとショットキー接合からＮ−型ポリシリコン層３へビルトイン電界が及ぶ距離Ｘｓとの和（Ｘｈ＋Ｘｓ）より小さくなっている。このようにＮ−型ポリシリコン層３及びＮ＋型ポリシリコン層１５からなるポリシリコン層の周辺部のみ厚さを薄くすることにより、ポリシリコン層とショットキー電極４との界面の影響が、ポリシリコン／ＳｉＣヘテロ接合界面にまで及び、その結果、該ヘテロ接合界面の障壁高さが大きくなる。
【００１５】
以下に実施の形態４における炭化珪素半導体装置の具体的な動作について説明する。
まず、アノード電極３０に然るべき電圧を印加し、カソード電極３１を接地の状態にすると、電子がカソード電極３１からＳｉＣ基板１、ＳｉＣエピタキシャル層２を経て、アノード電極３０へと流れ、ダイオードの順方向特性を示す。
次に、アノード電極３０を接地、カソード電極３１に高電圧を印加した状態、すなわち逆方向電圧印加時の場合、電界が最も集中するアノード電極３０の外周部に薄膜半導体領域が配置されているため、アノード電極３０のみで構成されるショットキーダイオードと比較して高い遮断性を有している。また、本素子の構造は、薄膜半導体領域がアノード電極３０の外周部に環状に配置されたエッジターミネーション領域を配したショットキーダイオードの構造になっているが、従来のエッジターミネーションと異なり、イオン注入及び高温の活性化アニールを用いずに形成することが可能であり、ＳｉＣエピタキシャル層２が劣化することもないため、ＳｉＣエピタキシャル層２上に良好なショットキー接合を形成することができ、高耐圧なショットキーダイオードを形成することができる。
【００１６】
実施の形態５
次に、本発明の実施の形態５について、図６に従って説明する。
図６は本発明の実施の形態５による炭化珪素半導体装置の断面図である。
図６において、Ｎ＋型のＳｉＣ基板１の上に、Ｎ−型のＳｉＣエピタキシャル層２を形成することにより、第一導電型であるＮ型の炭化珪素半導体基体が形成されている。この炭化珪素半導体基体上、第一主面側すなわちＳｉＣエピタキシャル層２側に、所定の位置に所定の間隔をおいて所定の深さを有する溝４０（以下、トレンチと呼ぶ）が形成されている。トレンチ４０の内部の露出したＳｉＣエピタキシャル層２側には、炭化珪素半導体基体とはバンドギャップの異なる第一導電型の半導体材料として、Ｎ−型ポリシリコン層３が形成され、ＳｉＣエピタキシャル層２とＮ−型ポリシリコン層３との間にへテロ接合が形成されている。Ｎ−型ポリシリコン層３の上面にはＮ−型ポリシリコン層３と接するように、且つトレンチ４０間の露出したＳｉＣエピタキシャル層２の第一主面上と接するように、導電体としてＮ−型ポリシリコン層３とショットキー接触する金属からなるショットキー電極４が形成され、ショットキー接合が形成されている。なお、図から判るようにショットキー電極４はアノード電極３０としての機能も兼ねている。すなわち、アノード電極３０の内部に所定の間隔をおいて実施の形態１におけるダイオードが形成されている構造になっている。ＳｉＣ基板１の裏面にはカソード電極３１が金属等の導体材料によって形成されている。
また、アノード電極３０の外周部には実施の形態３の場合と同様、実施の形態１におけるダイオードが環状に配置されている。
【００１７】
以下に実施の形態５における炭化珪素半導体装置の具体的な動作について説明する。
なお、ここでＮ−型ポリシリコン層３の厚さは薄膜半導体領域が形成されるような厚さ、すなわち（Ｘｈ＋Ｘｓ）以下になっている。
本実施の形態５における炭化珪素半導体装置は、実施の形態３における効果に加えて、アノード電極３０内部に薄膜半導体領域が所定の間隔で配置されているため、逆方向電圧印加時に薄膜半導体領域がＳｉＣエピタキシャル層２側に形成する空乏層によって電界が緩和されるため、遮断性をより向上することができる。また、所定の間隔で形成されたトレンチ４０の内部に薄膜半導体領域を形成しているので極めて高い遮断性を有している。
なお、本素子は、アノード電極３０と半導体基体とが接する領域と、薄膜半導体領域とが所定の間隔を置いて隣接して配置され、半導体基体の所定の位置に所定の深さを有するトレンチ４０を有し、且つトレンチ４０の内部の半導体基体に接するように薄膜半導体領域が形成されている。すなわち、JＢＳ（Junction Barrier-controlled Schottky-diode）構造になっているが、従来のＪＢＳと異なり、イオン注入及び高温の活性化アニールを用いずに形成することが可能であり、ＳｉＣエピタキシャル層２が劣化することもないため、ＳｉＣエピタキシャル層２上に良好なショットキー接合を形成することができ、高耐圧なショットキーダイオードを形成することができる。
【００１８】
実施の形態６
まず、本発明の実施の形態６について、図７に従って説明する。
図７は、本発明の実施の形態６による炭化珪素半導体装置の断面図である。図７は、多数配列された単位セルの外周部における断面構造を示しており、単位セルが２つ連続した構造を示している。
図７において、Ｎ＋型のＳｉＣ基板１の上に、Ｎ−型のＳｉＣエピタキシャル層２を形成することにより、第一導電型であるＮ型の炭化珪素半導体基体が形成されている。この炭化珪素半導体基体上、第一主面側すなわちＳｉＣエピタキシャル層２側に、所定の間隔でトレンチ６０が形成されている。ＳｉＣエピタキシャル層２の第一主面側の所定の位置には炭化珪素半導体基体とはバンドギャップの異なる半導体材料として、Ｎ−型ポリシリコン層３が形成されている。Ｎ−型ポリシリコン層３の第一主面側の所定位置には、ソース領域としてＮ−型ポリシリコン層３に接するようにＮ＋型ポリシリコン層６が形成されている。トレンチ６０の側壁部のＳｉＣエピタキシャル層２とＮ−型ポリシリコン層３とＮ＋型ポリシリコン層６に隣接してゲート絶縁膜７を介して、ゲート電極８が形成されている。ソース領域となるＮ＋型ポリシリコン層６にオーミック接触し、且つＮ−型ポリシリコン層３とはショットキー接合を形成する金属からなるソース電極９が形成され、ＳｉＣ基板１の第二主面側にはドレイン電極１０が形成されている。ゲート電極８とソース電極９は層間絶縁膜１１にて電気的に絶縁されている。
なお、ここでＮ−型ポリシリコン層３の厚さは薄膜半導体領域が形成されるような厚さ、すなわち（Ｘｈ＋Ｘｓ）以下になっている。
【００１９】
以下に実施の形態６における炭化珪素半導体装置の具体的な動作について説明する。
本素子はソース電極９を接地し、ドレイン電極１０に正のドレイン電圧を印加して使用する。
この際にゲート電極８が接地されていると、素子の特性は実施の形態１におけるダイオードの逆方向特性と同じ特性を示す。すなわち、ソース電極９とドレイン電極１０との間に電流は流れず遮断状態となる。また、Ｎ−型ポリシリコン層３の厚さが（Ｘｈ＋Ｘｓ）以下であるため、高い遮断性を有している。
次に、ゲート電極８に然るべき正の電圧を印加すると、ゲート絶縁膜７に隣接したＮ−型ポリシリコン層３及びＳｉＣエピタキシャル層２に電子が蓄積され、ヘテロ接合界面に形成された障壁φｈ５０を電子がトンネリング、あるいは乗り越えるようになる。その結果、所定のドレイン電圧でソース電極９とドレイン電極１０との間に電流が流れる。すなわち導通状態となる。
さらに、ゲート電極８に印加している正の電圧を取り除くと、ゲート絶縁膜７に隣接したＮ−型ポリシリコン層３及びＳｉＣエピタキシャル層２に電子の蓄積層がなくなり、ヘテロ接合界面における障壁φｈ５０によって遮断状態となる。
本実施の形態６では、半導体装置が、第一の半導体材料層の所定の位置に形成されたソース領域であるＮ＋型ポリシリコン層６と、ドレイン領域であるＮ−型ＳｉＣエピタキシャル層２及び駆動領域から構成される活性領域を有するスイッチ素子であり、前記薄膜半導体領域がこの活性領域の外周部に環状に配置され、且つこの薄膜半導体領域に接した導電体であるソース電極９とソース領域、もしくは駆動領域とが同電位になっている。
また、前記駆動領域は、前記第一の半導体材料層の第一主面に形成され、前記第一の半導体材料層とはバンドギャップが異なる第二の半導体材料層から形成され、ソース領域は、前記駆動領域の第一主面側に接するように形成され、前記ドレイン領域は、前記第一の半導体材料層から形成され、本スイッチ素子が、前記駆動領域と前記ソース領域に隣接して絶縁膜を介して配置されたゲート電極８と、前記ソース領域に接するように形成されたソース電極９と、前記ドレイン領域に接するように形成されたドレイン電極１０とを有し、前記駆動領域と前記薄膜半導体領域とが同一の第二の半導体材料層から形成されている。
また、前記第一の半導体材料層の第一主面の所定の位置に形成した溝（トレンチ）６０を有し、ゲート電極８を溝６０の内部に設けている。
本素子は、ドレイン電圧印加時に電界が最も集中し易い、多数配列された単位セルの外周部にエッジターミネーションとして、実施の形態３と同様な薄膜半導体領域を有しているため、ドレイン電圧印加時の外周部における電界を緩和することができ、高いドレイン耐圧を有している。
また、本素子は導通時のチャネルとなる駆動領域が、Ｎ−型ポリシリコン層３であるため、Ｎ−型ポリシリコン層３の厚さが（Ｘｈ＋Ｘｓ）以下と極めて薄いことからチャネル抵抗の低減を図ることができ、低オン抵抗を実現できる。
また、半導体基体の第一主面の所定の位置に溝６０が形成されている。これにより、集積化に有利なスイッチ素子を形成することができる。
なお、本実施の形態６においては、スイッチ素子として縦型のＭＯＳＦＥＴを例に説明したが、ソース領域、ドレイン領域及び駆動領域からなる活性領域を有するスイッチ素子であればいずれでもよく、実施の形態６のみに限定されるものではない。
例えば、ＭＯＳＦＥＴ、ＪＦＥＴなどのユニポーラデバイス、ＩＧＢＴに代表されるバイポーラデバイス、ＲＥＳＵＲＦ構造を有したＭＯＳＦＥＴなどの横型のスイッチ素子、いずれのスイッチ素子においても同様の効果を得ることができる。
なお、本発明のいずれの実施の形態においても第一導電型をＮ型、第二導電型をＰ型として説明しているが、第一導電型をＰ型、第二導電型をＮ型としても同じ効果を得ることができる。
さらに、本発明のいずれの実施の形態においても、第一の半導体材料を炭化珪素、第二の半導体材料をポリシリコンとして説明しているが、いずれも上記半導体材料にのみ限定されるものではない。
例えば、窒化ガリウム、ダイヤモンド、酸化亜鉛などに代表されるワイドギャップ半導体は無論のこと、ゲルマニウム、砒化ガリウム、窒化インジウムなど、いずれの半導体材料においても同様の効果を得ることができる。
また、本発明の主旨を逸脱しない範囲における変形を含むことは言うまでもない。
【図面の簡単な説明】
【図１】本発明の実施の形態１による炭化珪素半導体装置の断面図を示した図
【図２】 (Ａ)〜(Ｄ)は実施の形態１による炭化珪素半導体装置におけるエネルギーバンド構造を示した図
【図３】本発明の実施の形態２による炭化珪素半導体装置の断面図を示した図
【図４】本発明の実施の形態３による炭化珪素半導体装置の断面図を示した図
【図５】本発明の実施の形態４による炭化珪素半導体装置の断面図を示した図
【図６】本発明の実施の形態５による炭化珪素半導体装置の断面図を示した図
【図７】本発明の実施の形態６による炭化珪素半導体装置の断面図を示した図
【符号の説明】
１…Ｎ＋型ＳｉＣ基板、２…Ｎ−型ＳｉＣエピタキシャル層、３…Ｎ−型ポリシリコン層、４…ショットキー電極、５…Ｐ−型ポリシリコン層、６…Ｎ＋型ポリシリコン層、７…ゲート絶縁膜、８…ゲート電極、９…ソース電極、１０…ドレイン電極、１１…層間絶縁膜、１２…溝（トレンチ）、３０…アノード電極、３１…カソード電極、５０…ヘテロ障壁φｈ、５１…ショットキー障壁φｂｎ、５２…障壁差Δφｈ、６０…トレンチ（溝）、８０…電子。
【発明の属する技術分野】
本発明は、ダイオードやスイッチ素子等の半導体装置に関する。
【０００２】
【従来の技術】
【非特許文献】
「パワーデバイス・パワーＩＣハンドブック 電気学会 高性能高機能パワーデバイス・パワーＩＣ調査専門委員会 編 コロナ社 ｐ．１２〜２１」。
【０００３】
従来の炭化珪素を用いた高耐圧のダイオードを得るための接合としては、上記非特許文献に記載されるＰＮ接合と、ショットキー接合とがある。上記非特許文献では、これらの接合はシリコンを基本に記述してあるが、炭化珪素においても広く適用されている。
【０００４】
【発明が解決しようとする課題】
ＰＮ接合を炭化珪素へ適用し、高耐圧を得るためには、深い拡散層を形成する必要があり、そのためにイオン注入による不純物導入が欠かせない。イオン注入を行うと炭化珪素に結晶欠陥が導入されるため、リーク電流が増加するという問題があった。
本発明の目的は、上記課題を解決し、リーク電流の増加を抑制できる高耐圧な半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決するため、本発明は、第一の半導体材料層と、それとはバンドギャップの異なる第二の半導体材料層によって形成される第一の接合を有し、第二の半導体材料層の厚さが、第一の接合から第二の半導体材料層へビルトイン電界が及ぶ距離より小さくなるように形成された薄膜半導体領域を有するという構成になっている。
【０００６】
【発明の効果】
本発明によれば、リーク電流の増加を抑制できる高耐圧な半導体装置を提供することができる。
【０００７】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を用いて説明する。図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
実施の形態１
まず、本発明の実施の形態１について、図１、及び図２に従って説明する。
図１は、本発明の実施の形態１による炭化珪素半導体装置の断面図である。
図１において、Ｎ＋型のＳｉＣ基板１の上に、Ｎ−型のＳｉＣエピタキシャル層２を形成することにより、第一導電型であるＮ型の炭化珪素半導体基体が形成されている。すなわち、炭化珪素半導体基体がＳｉＣ基板１とＳｉＣエピタキシャル層２とから構成されている。この炭化珪素半導体基体上、第一主面側すなわちＳｉＣエピタキシャル層２側に、炭化珪素半導体基体とはバンドギャップの異なる第一導電型の半導体材料層として、Ｎ−型の多結晶シリコン（以下、ポリシリコンと呼ぶ）からなるＮ−型ポリシリコン層３が形成され、ＳｉＣエピタキシャル層２とＮ−型ポリシリコン層３との間に第一の接合（以下、へテロ接合と呼ぶ）が形成されている。Ｎ−型ポリシリコン層３の上面には、導電体として、ポリシリコンとショットキー接触する金属からなるショットキー電極４が形成され、Ｎ−型ポリシリコン層３とショットキー電極４との間に第二の接合（以下、ショットキー接合と呼ぶ）が形成されている。図１から判るように、ヘテロ接合とショットキー接合は、半導体層であるＮ−型ポリシリコン層３を介して対向するように配置されている。なお、ショットキー電極４は、アノード電極３０としての機能も兼ねている。ＳｉＣ基板１の裏面には、カソード電極３１が金属等の導体材料によって形成されている。
【０００８】
以下に実施の形態１における炭化珪素半導体装置の具体的な構造、及び動作について、図１中のａ点からｂ点におけるエネルギーバンド構造を用いて説明する。
図２（Ａ）は熱平衡状態、すなわちショットキー電極４、カソード電極３１のいずれも接地とした状態におけるエネルギーバンド構造を示している。なお、図２（Ａ）は、Ｎ−型ポリシリコン層３の厚さが、ヘテロ接合からＮ−型ポリシリコン層３へビルトイン電界が及ぶ距離（以下、Ｘｈと呼ぶ）とショットキー接合からＮ−型ポリシリコン層３へビルトイン電界が及ぶ距離（以下、Ｘｓと呼ぶ）との和（Ｘｈ＋Ｘｓ）より厚い場合におけるエネルギーバンド構造を示している。
ＳｉＣ及びポリシリコンの電子親和力χＳｉＣ、χＰｏｌｙ、ショットキー金属の仕事関数φの差により、熱平衡状態下にあるヘテロ接合界面におけるＮ−型ポリシリコン層３側には蓄積層、ショットキー接合界面におけるＮ−型ポリシリコン層３側には空乏層が形成され、ヘテロ接合界面には障壁φｈ５０、ショットキー接合界面には障壁φｂｎ５１が形成されている。
また、実施の形態１における構造の場合、ヘテロ接合が形成するダイオードとショットキー接合が形成するダイオードが、同じ極方向で、かつ直列に接続された状態になる。このため、ショットキー電極４に然るべき電圧を印加し、カソード電極３１を接地の状態にすると、電子がカソード電極３１からＳｉＣ基板１、ＳｉＣエピタキシャル層２、Ｎ−型ポリシリコン層３を経て、ショットキー電極４へと流れる。つまり、ダイオードの順方向特性を示す。
次に、ショットキー電極４を接地、カソード電極３１に高電圧を印加した状態、すなわち逆方向電圧印加時の場合、エネルギーバンド構造は図２（Ｂ）のように変化する。この際、ヘテロ接合界面に生じた障壁φｈ５０により電子８０は遮られ、遮断状態を保持する。また、ヘテロ接合界面に蓄積された電子８０によって、電界がシールドされるため、ＳｉＣエピタキシャル層２と比較して、Ｎ−型ポリシリコン層３には電界が殆ど及ばない。つまり、Ｎ−型ポリシリコン層３の電位はショットキー電極４の電位と限りなく等しくなり、接地に近い状態になる。そのため、Ｎ−型ポリシリコン層３とショットキー電極４のエネルギーバンド構造は、図２（Ａ）の熱平衡状態と殆ど変わらない。よって、本素子に対して逆方向に高い電圧が印加されても、Ｎ−型ポリシリコン層３はブレークダウンを起こさずに遮断状態を保持する。なお、この遮断状態において、蓄積された電子８０の一部が、ヘテロ接合界面に生じた障壁φｈ５０をトンネリングする、あるいは乗り越えることで、Ｎ−型ポリシリコン層３からＳｉＣエピタキシャル層２へと移動しようとするが、ショットキー接合におけるφｂｎ５１により、ショットキー電極４からＮ−型ポリシリコン層３への電子の供給が遮られるため、ヘテロ接合によるダイオードは擬似的に開放状態になり、Ｎ−型ポリシリコン層３からＳｉＣエピタキシャル層２へは殆ど電子が流れない。なお、前述のように、逆方向に高電圧が印加された状態でも、Ｎ−型ポリシリコン層３には電界が殆ど及ばないため、所定のショットキー接合によるダイオードの耐圧でも充分に高い耐圧を得ることができる。
ここで、Ｎ−型ポリシリコン層３の厚さを、（Ｘｈ＋Ｘｓ）以下にすると、熱平衡状態におけるエネルギーバンドの構造は図２（Ｃ）のようになり、薄膜半導体領域が形成され、ヘテロ接合界面の障壁φｈ５０は、図中に示したように第二の接合であるショットキー接合の影響により、図２（Ａ）のバンド構造と比較してΔφｈ５２だけ高くなる。それに伴い、ＳｉＣエピタキシャル層２側に形成される空乏層幅が広がり、図２（Ｄ）のような逆方向電圧印加時に電子がさらにヘテロ接合界面をトンネリング、あるいは乗り越えにくくなる。すなわち、薄膜半導体領域を形成することにより、さらに遮断性が向上し高い耐圧を得ることができる。なお、順方向の動作は、薄膜半導体領域が形成されていない場合と同じ特性を示す。
前述のように、ＰＮ接合を炭化珪素へ適用し、高耐圧を得るためには、深い拡散層を形成する必要があり、そのためにイオン注入による不純物導入が欠かせなかった。イオン注入を行うと炭化珪素に結晶欠陥が導入されるため、リーク電流が増加するという問題があった。ショットキー接合を炭化珪素へ適用し、高耐圧なダイオードを実現するためには、ショットキー電極端部における電界集中を緩和するために、ショットキー電極端部に電界緩和領域として拡散層を形成する必要がある。この拡散層を形成する際にも、イオン注入が用いられるが、炭化珪素の場合、注入後の活性加熱処理に1500℃以上の高温が必要になるため、熱処理中に炭化珪素基板表面が劣化し、劣化した炭化珪素基板表面には良好なショットキー接合が形成できず、高耐圧なダイオードを実現することが難しいという問題があった。本実施の形態１では、高エネルギーのイオン注入による不純物導入が不要なので、このような問題を解決し、リーク電流の増加を抑制できる高耐圧な半導体装置を提供することができる。
すなわち、本実施の形態１の半導体装置は、Ｎ−型ＳｉＣエピタキシャル層２と、Ｎ−型ＳｉＣエピタキシャル層２とはバンドギャップの異なるＮ−型ポリシリコン層３とによって形成される第一の接合（ヘテロ接合）と、Ｎ−型ポリシリコン層３とショットキー電極４とによって形成される第二の接合（ショットキー接合）とを有し、且つＮ−型ポリシリコン層３の厚さが、少なくとも第一の接合からＮ−型ポリシリコン層３へビルトイン電界が及ぶ距離と、第二の接合からＮ−型ポリシリコン層３へビルトイン電界が及ぶ距離との和より小さくなるように形成された薄膜半導体領域を有する。
なお、本実施の形態１のＮ型が特許請求の範囲の第１導電型に、Ｐ型が第２導電型に相当する。また、図１のＮ−型ＳｉＣエピタキシャル層２が特許請求の範囲の請求項１の第一の半導体材料層に、Ｎ−型ポリシリコン層３が第二の半導体材料層に、ショットキー電極４が導電体に相当する。
また、Ｎ−型ＳｉＣエピタキシャル層２が第一導電型（本実施の形態１ではＮ型）からなり、Ｎ−型ポリシリコン層３が第一導電型からなり、且つ第二の接合によるビルトイン電界によってＮ−型ポリシリコン層３に空乏層が形成されるように形成された薄膜半導体領域を有する。
また、本実施の形態１では、導電体が金属であり、第二の半導体材料層であるＮ−型ポリシリコン層３とショットキー接触する金属である。なお、導電体としての金属材料は、必ずしもＮ−型ポリシリコン層３とショットキー接触する金属である必要はないが、ショットキー接合における障壁φｂｎがΔφｈ５２に影響するため、ショットキー接触をする金属を用いた方がよりΔφｈ５２を大きくすることができ、その結果、遮断性の高いダイオードを得ることができる。
また、実施の形態１においては、第二の接合としてショットキー電極４を形成して説明しているが、第二の接合がない場合でも、Ｎ−型ポリシリコン層３の厚さをヘテロ接合からＮ−型ポリシリコン層３へビルトイン電界が及ぶ距離、すなわちＸｈより薄くすれば、薄膜半導体領域が形成され、図２（Ｃ）に示したように障壁φｈ５０は、Ｎ−型ポリシリコン層３の厚さがＸｈより厚い場合と比較してΔφｈ５２だけ高くなり第二の接合がある場合と同様の効果を得ることができる。
すなわち、本実施の形態１では、Ｎ−型ＳｉＣエピタキシャル層２と、Ｎ−型ＳｉＣエピタキシャル層２とはバンドギャップの異なるＮ−型ポリシリコン層３とによって形成される第一の接合（ヘテロ接合）を有し、且つＮ−型ポリシリコン層３の厚さが、少なくとも第一の接合からＮ−型ポリシリコン層３へビルトイン電界が及ぶ距離より小さくなるように形成された薄膜半導体領域を有している。
なお、薄膜半導体領域が形成されるＮ−型ポリシリコン層３の具体的な厚さについては、ショットキー電極４の材質及び有無、Ｎ−型ポリシリコン層３の不純物濃度、ＳｉＣエピタキシャル層２の濃度によって変化する。例えば、ＳｉＣエピタキシャル層２の濃度が１×１０１６ｃｍ−３、Ｎ−型ポリシリコン層３の濃度が１×１０１６ｃｍ−３、ショットキー電極４の材質がＴｉの場合、Ｎ−型ポリシリコン層３の厚さは1000Åで十分な効果を得ることができる。
また、第一の半導体材料層にＳｉＣ、すなわち炭化珪素を用いることで、より高耐圧な半導体装置を提供することができる。
さらに、第二の半導体材料層にポリシリコンを用いることで、デバイス製造時のエッチングや伝導度制御などのプロセスを簡易化することができる。なお、第二の半導体材料層を、単結晶シリコン、多結晶シリコン、アモルファスシリコンの少なくとも１つで構成することにより、同様の効果を得ることができる。
【０００９】
実施の形態２
次に、本発明の実施の形態２について、図３に従って説明する。
図３は、本発明の実施の形態２による炭化珪素半導体装置の断面図である。
図３において、Ｎ＋型のＳｉＣ基板１の上に、Ｎ−型のＳｉＣエピタキシャル層２を形成することにより、第一導電型であるＮ型の炭化珪素半導体基体が形成されている。この炭化珪素半導体基体上、第一主面側すなわちＳｉＣエピタキシャル層２側に、炭化珪素半導体基体とはバンドギャップの異なる第一導電型の半導体材料層として、Ｎ−型のポリシリコンからなるＮ−型ポリシリコン層３が形成され、ＳｉＣエピタキシャル層２とＮ−型ポリシリコン層３との間にへテロ接合が形成されている。Ｎ−型ポリシリコン層３の上面には、導電体として、半導体材料であるＰ＋型のポリシリコンからなるＰ＋型ポリシリコン層５が形成され、Ｎ−型ポリシリコン層３とＰ＋型ポリシリコン層５との間に第二の接合（以下、ＰＮ接合と呼ぶ）が形成されている。図から判るように、ヘテロ接合とＰＮ接合は半導体層であるＮ−型ポリシリコン層３を介して対向するように配置されている。Ｐ＋型ポリシリコン層５の第一主面側に接するようにアノード電極３０が形成されている。ＳｉＣ基板１の裏面にはカソード電極３１が金属等の導体材料によって形成されている。
【００１０】
以下に実施の形態２における炭化珪素半導体装置の具体的な動作について説明する。
まず、実施の形態２におけるＮ−型ポリシリコン層３の厚さが、ヘテロ接合からＮ−型ポリシリコン層３へビルトイン電界が及ぶ距離、すなわちＸｈとポリシリコンのＰＮ接合からＮ−型ポリシリコン層３へビルトイン電界が及ぶ距離（以下、Ｘｐと呼ぶ）との和（Ｘｈ＋Ｘｐ）より厚い場合について説明する。
実施の形態２における構造の場合、ヘテロ接合とＰＮ接合によりＮ−型ポリシリコン層３のＳｉＣエピタキシャル層２側には蓄積層が、Ｐ＋型ポリシリコン層５側には空乏層が形成されている。また、ヘテロ接合が形成するダイオードとポリシリコンのＰＮ接合が形成するダイオードが、同じ極方向で、かつ直列に接続された状態になっている。このため、アノード電極３０に然るべき電圧を印加し、カソード電極３１を接地の状態にすると、電子がカソード電極３１からＳｉＣ基板１、ＳｉＣエピタキシャル層２、Ｎ−型ポリシリコン層３、Ｐ＋型ポリシリコン層５を経て、アノード電極３０へと流れる。つまり、ダイオードの順方向特性を示す。
次に、アノード電極３０を接地、カソード電極３１に高電圧を印加した状態、すなわち逆方向電圧印加時の場合、ヘテロ接合界面に生じた障壁φｈにより電子は遮られ、遮断状態を保持する。また、ヘテロ接合界面に蓄積された電子によって、電界がシールドされるため、ＳｉＣエピタキシャル層２と比較して、Ｎ−型ポリシリコン層３及びＰ＋型ポリシリコン層５には電界が殆ど及ばない。つまり、Ｎ−型ポリシリコン層３の電位は、Ｐ＋型ポリシリコン層５及びアノード電極３０の電位と限りなく等しくなり、接地に近い状態になる。そのため、本素子に対して逆方向に高い電圧が印加されても、Ｎ−型ポリシリコン層３及びＰ＋型ポリシリコン層５はブレークダウンを起こさずに遮断状態を保持する。なお、この遮断状態において、蓄積された電子の一部が、ヘテロ接合界面に生じた障壁φｈをトンネリングする、あるいは乗り越えることで、Ｎ−型ポリシリコン層３からＳｉＣエピタキシャル層２へと移動しようとするが、Ｎ−型ポリシリコン層３への電子の供給源が存在しないため、ヘテロ接合によるダイオードは擬似的に開放状態になり、Ｎ−型ポリシリコン層３からＳｉＣエピタキシャル層２へは殆ど電子が流れない。なお、前述のように、逆方向に高電圧が印加された状態でも、Ｎ−型ポリシリコン層３及びＰ＋型ポリシリコン層５には電界が殆ど及ばないため、所定のＰＮ接合によるダイオードの耐圧でも充分に高い耐圧を得ることができる。
ここで、Ｎ−型ポリシリコン層３の厚さを、（Ｘｈ＋Ｘｐ）以下にすると薄膜半導体領域が形成され、ヘテロ接合界面の障壁φｈ５０は、第二の接合であるＰＮ接合の影響により、Ｎ−型ポリシリコン層３の厚さが（Ｘｈ＋Ｘｐ）以上の場合と比較してΔφｈ５２だけ高くなる。それに伴い、ＳｉＣエピタキシャル層２側に形成される空乏層幅が広がり、逆方向電圧印加時にヘテロ接合界面を電子８０がトンネリング、あるいは乗り越えにくくなる。すなわち、薄膜半導体領域を形成することにより、さらに遮断性が向上し高い耐圧を得ることができる。なお、順方向の動作は、薄膜半導体領域が形成されていない場合と同じ特性を示す。
【００１１】
また、ここで、Ｎ−型ポリシリコン層３の代わりに第二導電型の半導体材料であるＰ−型ポリシリコン層、導電体にポリシリコンよりバンドギャップの大きい第二導電型の半導体材料を用いても同様の効果を得ることができる。すなわち、第一の半導体材料層であるＮ−型ＳｉＣエピタキシャル層２が第一導電型からなり、図示は省略するが、第二の半導体材料層が第二導電型からなり、且つ第二の接合によるビルトイン電界によって第二の半導体材料層に蓄積層が形成されるように形成された薄膜半導体領域を有する構成も可能である。
【００１２】
実施の形態３
次に、本発明の実施の形態３について、図４に従って説明する。
図４は、本発明の実施の形態３による炭化珪素半導体装置の断面図である。
図４において、Ｎ＋型のＳｉＣ基板１の上に、Ｎ−型のＳｉＣエピタキシャル層２を形成することにより、第一導電型であるＮ型の炭化珪素半導体基体が形成されている。この炭化珪素半導体基体上、第一主面側すなわちＳｉＣエピタキシャル層２側に、炭化珪素半導体基体とはバンドギャップの異なる第一導電型の半導体材料として、Ｎ−型ポリシリコン層３が所定の位置に環状に形成され、ＳｉＣエピタキシャル層２とＮ−型ポリシリコン層３との間にへテロ接合が形成されている。Ｎ−型ポリシリコン層３の上面にはＮ−型ポリシリコン層３と接するように、且つＮ−型ポリシリコン層３の内側の露出したＳｉＣエピタキシャル層２の第一主面上と接するように、導電体としてＮ−型ポリシリコン層３とショットキー接触する金属からなるショットキー電極４が形成され、ショットキー接合が形成されている。なお、図から判るようにショットキー電極４はアノード電極３０としての機能も兼ねている。すなわち、ＳｉＣエピタキシャル層２と接するように形成されたアノード電極３０の外周部に接して実施の形態１におけるダイオードが環状に形成されている構造になっている。ＳｉＣ基板１の裏面にはカソード電極３１が金属等の導体材料によって形成されている。
【００１３】
以下に実施の形態３における炭化珪素半導体装置の具体的な動作について説明する。
なお、ここでＮ−型ポリシリコン層３の厚さは薄膜半導体領域が形成されるような厚さ、すなわち（Ｘｈ＋Ｘｓ）以下になっている。
また、Ｎ＋型ＳｉＣ基板１とＮ−型ＳｉＣエピタキシャル層２からなる半導体基体と、この半導体基体に接するように形成されたアノード電極３０とカソード電極３１を有し、アノード電極３０と半導体基体との間に、前記薄膜半導体領域を有し、且つ前記薄膜半導体領域に接した導電体であるショットキー電極４とアノード電極３０が同電位である。なお、ショットキー電極４はアノード電極３０としての機能も兼ねたものと説明したが、要は導電体であるショットキー電極４とアノード電極３０とが接続されており、同電位になっている。
まず、アノード電極３０に然るべき電圧を印加し、カソード電極３１を接地の状態にすると、電子がカソード電極３１からＳｉＣ基板１、ＳｉＣエピタキシャル層２を経て、アノード電極３０へと流れ、ダイオードの順方向特性を示す。
次に、アノード電極３０を接地、カソード電極３１に高電圧を印加した状態、すなわち逆方向電圧印加時の場合、電界が最も集中するアノード電極３０の外周部に薄膜半導体領域が配置されているため、アノード電極３０のみで構成されるショットキーダイオードと比較して高い遮断性を有している。また、本素子の構造は、薄膜半導体領域がアノード電極３０の外周部に環状に配置されたエッジターミネーション領域を配したショットキーダイオードの構造になっているが、従来のエッジターミネーションと異なり、イオン注入及び高温の活性化アニールを用いずに形成することが可能であり、ＳｉＣエピタキシャル層２が劣化することもないため、ＳｉＣエピタキシャル層２上に良好なショットキー接合を形成することができ、高耐圧なショットキーダイオードを形成することができる。
【００１４】
実施の形態４
次に、本発明の実施の形態４について、図５に従って説明する。
図５は、本発明の実施の形態４による炭化珪素半導体装置の断面図である。
図４において、Ｎ＋型のＳｉＣ基板１の上に、Ｎ−型のＳｉＣエピタキシャル層２を形成することにより、第一導電型であるＮ型の炭化珪素半導体基体が形成されている。この炭化珪素半導体基体上、第一主面側すなわちＳｉＣエピタキシャル層２側に、炭化珪素半導体基体とはバンドギャップの異なる第一導電型の半導体材料として、Ｎ−型ポリシリコン層３が所定の位置に形成され、ＳｉＣエピタキシャル層２とＮ−型ポリシリコン層３との間にへテロ接合が形成されている。Ｎ−型ポリシリコン層３の上面の周辺部を除く内側には、Ｎ＋型ポリシリコン層１５が形成されている。そして、Ｎ−型ポリシリコン層３及びＮ＋型ポリシリコン層１５と接するように、導電体としてＮ−型ポリシリコン層３及びＮ＋型ポリシリコン層１５とショットキー接触する金属からなるショットキー電極４が形成され、ショットキー接合が形成されている。なお、ショットキー電極４はアノード電極３０としての機能も兼ねている。すなわち、Ｎ−型ポリシリコン層３及びＮ＋型ポリシリコン層１５からなるポリシリコン層の周辺部のみ膜厚を薄く形成されている構造になっている。ＳｉＣ基板１の裏面にはカソード電極３１が金属等の導体材料によって形成されている。Ｎ−型ポリシリコン層３の厚さは、ヘテロ接合からＮ−型ポリシリコン層３へビルトイン電界が及ぶ距離Ｘｈとショットキー接合からＮ−型ポリシリコン層３へビルトイン電界が及ぶ距離Ｘｓとの和（Ｘｈ＋Ｘｓ）より小さくなっている。このようにＮ−型ポリシリコン層３及びＮ＋型ポリシリコン層１５からなるポリシリコン層の周辺部のみ厚さを薄くすることにより、ポリシリコン層とショットキー電極４との界面の影響が、ポリシリコン／ＳｉＣヘテロ接合界面にまで及び、その結果、該ヘテロ接合界面の障壁高さが大きくなる。
【００１５】
以下に実施の形態４における炭化珪素半導体装置の具体的な動作について説明する。
まず、アノード電極３０に然るべき電圧を印加し、カソード電極３１を接地の状態にすると、電子がカソード電極３１からＳｉＣ基板１、ＳｉＣエピタキシャル層２を経て、アノード電極３０へと流れ、ダイオードの順方向特性を示す。
次に、アノード電極３０を接地、カソード電極３１に高電圧を印加した状態、すなわち逆方向電圧印加時の場合、電界が最も集中するアノード電極３０の外周部に薄膜半導体領域が配置されているため、アノード電極３０のみで構成されるショットキーダイオードと比較して高い遮断性を有している。また、本素子の構造は、薄膜半導体領域がアノード電極３０の外周部に環状に配置されたエッジターミネーション領域を配したショットキーダイオードの構造になっているが、従来のエッジターミネーションと異なり、イオン注入及び高温の活性化アニールを用いずに形成することが可能であり、ＳｉＣエピタキシャル層２が劣化することもないため、ＳｉＣエピタキシャル層２上に良好なショットキー接合を形成することができ、高耐圧なショットキーダイオードを形成することができる。
【００１６】
実施の形態５
次に、本発明の実施の形態５について、図６に従って説明する。
図６は本発明の実施の形態５による炭化珪素半導体装置の断面図である。
図６において、Ｎ＋型のＳｉＣ基板１の上に、Ｎ−型のＳｉＣエピタキシャル層２を形成することにより、第一導電型であるＮ型の炭化珪素半導体基体が形成されている。この炭化珪素半導体基体上、第一主面側すなわちＳｉＣエピタキシャル層２側に、所定の位置に所定の間隔をおいて所定の深さを有する溝４０（以下、トレンチと呼ぶ）が形成されている。トレンチ４０の内部の露出したＳｉＣエピタキシャル層２側には、炭化珪素半導体基体とはバンドギャップの異なる第一導電型の半導体材料として、Ｎ−型ポリシリコン層３が形成され、ＳｉＣエピタキシャル層２とＮ−型ポリシリコン層３との間にへテロ接合が形成されている。Ｎ−型ポリシリコン層３の上面にはＮ−型ポリシリコン層３と接するように、且つトレンチ４０間の露出したＳｉＣエピタキシャル層２の第一主面上と接するように、導電体としてＮ−型ポリシリコン層３とショットキー接触する金属からなるショットキー電極４が形成され、ショットキー接合が形成されている。なお、図から判るようにショットキー電極４はアノード電極３０としての機能も兼ねている。すなわち、アノード電極３０の内部に所定の間隔をおいて実施の形態１におけるダイオードが形成されている構造になっている。ＳｉＣ基板１の裏面にはカソード電極３１が金属等の導体材料によって形成されている。
また、アノード電極３０の外周部には実施の形態３の場合と同様、実施の形態１におけるダイオードが環状に配置されている。
【００１７】
以下に実施の形態５における炭化珪素半導体装置の具体的な動作について説明する。
なお、ここでＮ−型ポリシリコン層３の厚さは薄膜半導体領域が形成されるような厚さ、すなわち（Ｘｈ＋Ｘｓ）以下になっている。
本実施の形態５における炭化珪素半導体装置は、実施の形態３における効果に加えて、アノード電極３０内部に薄膜半導体領域が所定の間隔で配置されているため、逆方向電圧印加時に薄膜半導体領域がＳｉＣエピタキシャル層２側に形成する空乏層によって電界が緩和されるため、遮断性をより向上することができる。また、所定の間隔で形成されたトレンチ４０の内部に薄膜半導体領域を形成しているので極めて高い遮断性を有している。
なお、本素子は、アノード電極３０と半導体基体とが接する領域と、薄膜半導体領域とが所定の間隔を置いて隣接して配置され、半導体基体の所定の位置に所定の深さを有するトレンチ４０を有し、且つトレンチ４０の内部の半導体基体に接するように薄膜半導体領域が形成されている。すなわち、JＢＳ（Junction Barrier-controlled Schottky-diode）構造になっているが、従来のＪＢＳと異なり、イオン注入及び高温の活性化アニールを用いずに形成することが可能であり、ＳｉＣエピタキシャル層２が劣化することもないため、ＳｉＣエピタキシャル層２上に良好なショットキー接合を形成することができ、高耐圧なショットキーダイオードを形成することができる。
【００１８】
実施の形態６
まず、本発明の実施の形態６について、図７に従って説明する。
図７は、本発明の実施の形態６による炭化珪素半導体装置の断面図である。図７は、多数配列された単位セルの外周部における断面構造を示しており、単位セルが２つ連続した構造を示している。
図７において、Ｎ＋型のＳｉＣ基板１の上に、Ｎ−型のＳｉＣエピタキシャル層２を形成することにより、第一導電型であるＮ型の炭化珪素半導体基体が形成されている。この炭化珪素半導体基体上、第一主面側すなわちＳｉＣエピタキシャル層２側に、所定の間隔でトレンチ６０が形成されている。ＳｉＣエピタキシャル層２の第一主面側の所定の位置には炭化珪素半導体基体とはバンドギャップの異なる半導体材料として、Ｎ−型ポリシリコン層３が形成されている。Ｎ−型ポリシリコン層３の第一主面側の所定位置には、ソース領域としてＮ−型ポリシリコン層３に接するようにＮ＋型ポリシリコン層６が形成されている。トレンチ６０の側壁部のＳｉＣエピタキシャル層２とＮ−型ポリシリコン層３とＮ＋型ポリシリコン層６に隣接してゲート絶縁膜７を介して、ゲート電極８が形成されている。ソース領域となるＮ＋型ポリシリコン層６にオーミック接触し、且つＮ−型ポリシリコン層３とはショットキー接合を形成する金属からなるソース電極９が形成され、ＳｉＣ基板１の第二主面側にはドレイン電極１０が形成されている。ゲート電極８とソース電極９は層間絶縁膜１１にて電気的に絶縁されている。
なお、ここでＮ−型ポリシリコン層３の厚さは薄膜半導体領域が形成されるような厚さ、すなわち（Ｘｈ＋Ｘｓ）以下になっている。
【００１９】
以下に実施の形態６における炭化珪素半導体装置の具体的な動作について説明する。
本素子はソース電極９を接地し、ドレイン電極１０に正のドレイン電圧を印加して使用する。
この際にゲート電極８が接地されていると、素子の特性は実施の形態１におけるダイオードの逆方向特性と同じ特性を示す。すなわち、ソース電極９とドレイン電極１０との間に電流は流れず遮断状態となる。また、Ｎ−型ポリシリコン層３の厚さが（Ｘｈ＋Ｘｓ）以下であるため、高い遮断性を有している。
次に、ゲート電極８に然るべき正の電圧を印加すると、ゲート絶縁膜７に隣接したＮ−型ポリシリコン層３及びＳｉＣエピタキシャル層２に電子が蓄積され、ヘテロ接合界面に形成された障壁φｈ５０を電子がトンネリング、あるいは乗り越えるようになる。その結果、所定のドレイン電圧でソース電極９とドレイン電極１０との間に電流が流れる。すなわち導通状態となる。
さらに、ゲート電極８に印加している正の電圧を取り除くと、ゲート絶縁膜７に隣接したＮ−型ポリシリコン層３及びＳｉＣエピタキシャル層２に電子の蓄積層がなくなり、ヘテロ接合界面における障壁φｈ５０によって遮断状態となる。
本実施の形態６では、半導体装置が、第一の半導体材料層の所定の位置に形成されたソース領域であるＮ＋型ポリシリコン層６と、ドレイン領域であるＮ−型ＳｉＣエピタキシャル層２及び駆動領域から構成される活性領域を有するスイッチ素子であり、前記薄膜半導体領域がこの活性領域の外周部に環状に配置され、且つこの薄膜半導体領域に接した導電体であるソース電極９とソース領域、もしくは駆動領域とが同電位になっている。
また、前記駆動領域は、前記第一の半導体材料層の第一主面に形成され、前記第一の半導体材料層とはバンドギャップが異なる第二の半導体材料層から形成され、ソース領域は、前記駆動領域の第一主面側に接するように形成され、前記ドレイン領域は、前記第一の半導体材料層から形成され、本スイッチ素子が、前記駆動領域と前記ソース領域に隣接して絶縁膜を介して配置されたゲート電極８と、前記ソース領域に接するように形成されたソース電極９と、前記ドレイン領域に接するように形成されたドレイン電極１０とを有し、前記駆動領域と前記薄膜半導体領域とが同一の第二の半導体材料層から形成されている。
また、前記第一の半導体材料層の第一主面の所定の位置に形成した溝（トレンチ）６０を有し、ゲート電極８を溝６０の内部に設けている。
本素子は、ドレイン電圧印加時に電界が最も集中し易い、多数配列された単位セルの外周部にエッジターミネーションとして、実施の形態３と同様な薄膜半導体領域を有しているため、ドレイン電圧印加時の外周部における電界を緩和することができ、高いドレイン耐圧を有している。
また、本素子は導通時のチャネルとなる駆動領域が、Ｎ−型ポリシリコン層３であるため、Ｎ−型ポリシリコン層３の厚さが（Ｘｈ＋Ｘｓ）以下と極めて薄いことからチャネル抵抗の低減を図ることができ、低オン抵抗を実現できる。
また、半導体基体の第一主面の所定の位置に溝６０が形成されている。これにより、集積化に有利なスイッチ素子を形成することができる。
なお、本実施の形態６においては、スイッチ素子として縦型のＭＯＳＦＥＴを例に説明したが、ソース領域、ドレイン領域及び駆動領域からなる活性領域を有するスイッチ素子であればいずれでもよく、実施の形態６のみに限定されるものではない。
例えば、ＭＯＳＦＥＴ、ＪＦＥＴなどのユニポーラデバイス、ＩＧＢＴに代表されるバイポーラデバイス、ＲＥＳＵＲＦ構造を有したＭＯＳＦＥＴなどの横型のスイッチ素子、いずれのスイッチ素子においても同様の効果を得ることができる。
なお、本発明のいずれの実施の形態においても第一導電型をＮ型、第二導電型をＰ型として説明しているが、第一導電型をＰ型、第二導電型をＮ型としても同じ効果を得ることができる。
さらに、本発明のいずれの実施の形態においても、第一の半導体材料を炭化珪素、第二の半導体材料をポリシリコンとして説明しているが、いずれも上記半導体材料にのみ限定されるものではない。
例えば、窒化ガリウム、ダイヤモンド、酸化亜鉛などに代表されるワイドギャップ半導体は無論のこと、ゲルマニウム、砒化ガリウム、窒化インジウムなど、いずれの半導体材料においても同様の効果を得ることができる。
また、本発明の主旨を逸脱しない範囲における変形を含むことは言うまでもない。
【図面の簡単な説明】
【図１】本発明の実施の形態１による炭化珪素半導体装置の断面図を示した図
【図２】 (Ａ)〜(Ｄ)は実施の形態１による炭化珪素半導体装置におけるエネルギーバンド構造を示した図
【図３】本発明の実施の形態２による炭化珪素半導体装置の断面図を示した図
【図４】本発明の実施の形態３による炭化珪素半導体装置の断面図を示した図
【図５】本発明の実施の形態４による炭化珪素半導体装置の断面図を示した図
【図６】本発明の実施の形態５による炭化珪素半導体装置の断面図を示した図
【図７】本発明の実施の形態６による炭化珪素半導体装置の断面図を示した図
【符号の説明】
１…Ｎ＋型ＳｉＣ基板、２…Ｎ−型ＳｉＣエピタキシャル層、３…Ｎ−型ポリシリコン層、４…ショットキー電極、５…Ｐ−型ポリシリコン層、６…Ｎ＋型ポリシリコン層、７…ゲート絶縁膜、８…ゲート電極、９…ソース電極、１０…ドレイン電極、１１…層間絶縁膜、１２…溝（トレンチ）、３０…アノード電極、３１…カソード電極、５０…ヘテロ障壁φｈ、５１…ショットキー障壁φｂｎ、５２…障壁差Δφｈ、６０…トレンチ（溝）、８０…電子。
Claims (16)
- 第一の半導体材料層と、前記第一の半導体材料層とはバンドギャップの異なる第二の半導体材料層とによって形成される第一の接合を有し、
前記第二の半導体材料層の厚さが、少なくとも前記第一の接合から前記第二の半導体材料層へビルトイン電界が及ぶ距離より小さくなるように形成された薄膜半導体領域を有することを特徴とする半導体装置。 - 第一の半導体材料層と、前記第一の半導体材料層とはバンドギャップの異なる第二の半導体材料層とによって形成される第一の接合と、
前記第二の半導体材料層と導電体とによって形成される第二の接合とを有し、
且つ前記第二の半導体材料層の厚さが、少なくとも前記第一の接合から前記第二の半導体材料層へビルトイン電界が及ぶ距離と、前記第二の接合から前記第二の半導体材料層へビルトイン電界が及ぶ距離との和より小さくなるように形成された薄膜半導体領域を有することを特徴とする半導体装置。 - 前記第一の半導体材料層が第一導電型からなり、前記第二の半導体材料層が第一導電型からなり、且つ前記第二の接合によるビルトイン電界によって前記第二の半導体材料層に空乏層が形成されるように形成された前記薄膜半導体領域を有することを特徴とする請求項２に記載の半導体装置。
- 前記第一の半導体材料層が第一導電型からなり、前記第二の半導体材料層が第二導電型からなり、且つ前記第二の接合によるビルトイン電界によって前記第二の半導体材料層に蓄積層が形成されるように形成された前記薄膜半導体領域を有することを特徴とする請求項２に記載の半導体装置。
- 前記導電体が金属であることを特徴とする請求項２乃至４のいずれかに記載の半導体装置。
- 前記金属は、前記第二の半導体材料層とショットキー接触する金属であることを特徴とする請求項５に記載の半導体装置。
- 前記導電体が半導体材料層からなることを特徴とする請求項２乃至４のいずれかに記載の半導体装置。
- 第一導電型の第一の半導体材料層からなる半導体基体と、
前記半導体基体に接するように形成されたアノード電極とカソード電極を有する半導体装置において、
前記アノード電極と前記半導体基体との間に、前記薄膜半導体領域を有し、
且つ前記薄膜半導体領域に接した導電体と前記アノード電極が同電位であることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。 - 前記薄膜半導体領域が前記アノード電極の外周部に環状に配置されていることを特徴とする請求項８に記載の半導体装置。
- 前記半導体基体の所定の位置に所定の深さを有する溝を有し、
且つ前記溝の内部の半導体基体に接するように前記薄膜半導体領域が形成されていることを特徴とする請求項８または９に記載の半導体装置。 - 前記溝が所定の間隔を置いて複数配置されていることを特徴とする請求項１０に記載の半導体装置。
- 前記半導体装置が、前記第一の半導体材料層の所定の位置に形成されたソース領域、ドレイン領域及び駆動領域から構成される活性領域を有するスイッチ素子であり、
前記薄膜半導体領域が前記活性領域の外周部に環状に配置され、
且つ前記薄膜半導体領域に接した導電体と前記ソース領域、もしくは前記駆動領域とが同電位であることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。 - 前記駆動領域は、前記第一の半導体材料層の第一主面に形成され、前記第一の半導体材料層とはバンドギャップが異なる第二の半導体材料層から形成され、
前記ソース領域は、前記駆動領域の第一主面側に接するように形成され、
前記ドレイン領域は、前記第一の半導体材料層から形成され、
前記スイッチ素子が、
前記駆動領域と前記ソース領域に隣接して絶縁膜を介して配置されたゲート電極と、
前記ソース領域に接するように形成されたソース電極と、
前記ドレイン領域に接するように形成されたドレイン電極とを有し、
前記駆動領域と前記薄膜半導体領域とが同一の前記第二の半導体材料層から形成されていることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。 - 前記第一の半導体材料層の第一主面、前記第二の半導体材料層、前記ソース領域に形成した溝を有し、
前記ゲート電極を前記溝の内部に設けたことを特徴とする請求項１３に記載の半導体装置。 - 前記第一の半導体材料層が、炭化珪素であることを特徴とする請求項１乃至１４のいずれかに記載の半導体装置。
- 前記第二の半導体材料層が、単結晶シリコン、多結晶シリコン、アモルファスシリコンの少なくとも１つであることを特徴とする請求項１乃至１５のいずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003040700A JP3918742B2 (ja) | 2003-02-19 | 2003-02-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003040700A JP3918742B2 (ja) | 2003-02-19 | 2003-02-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004253510A JP2004253510A (ja) | 2004-09-09 |
| JP3918742B2 true JP3918742B2 (ja) | 2007-05-23 |
Family
ID=33024486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003040700A Expired - Lifetime JP3918742B2 (ja) | 2003-02-19 | 2003-02-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3918742B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5346430B2 (ja) * | 2005-09-12 | 2013-11-20 | 日産自動車株式会社 | 半導体装置及びその製造方法 |
| JP5272323B2 (ja) * | 2006-04-28 | 2013-08-28 | 日産自動車株式会社 | 半導体装置とその製造方法 |
| JP5194380B2 (ja) | 2006-04-28 | 2013-05-08 | 日産自動車株式会社 | 半導体装置 |
| CN109087850A (zh) * | 2018-06-20 | 2018-12-25 | 中国电子科技集团公司第五十五研究所 | SiC表面欧姆接触优化方法 |
| JP2022069742A (ja) * | 2020-10-26 | 2022-05-12 | 株式会社ノベルクリスタルテクノロジー | 酸化ガリウムダイオード |
| CN117497601B (zh) * | 2023-12-28 | 2024-05-07 | 深圳天狼芯半导体有限公司 | 平面型碳化硅晶体管的结构、制造方法及电子设备 |
-
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- 2003-02-19 JP JP2003040700A patent/JP3918742B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JP2004253510A (ja) | 2004-09-09 |
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