JPH0922949A

JPH0922949A - 半導体装置及びその製造方法

Info

Publication number: JPH0922949A
Application number: JP7172630A
Authority: JP
Inventors: Yuji Kosaka; 雄二小坂
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1995-07-07
Filing date: 1995-07-07
Publication date: 1997-01-21

Abstract

(57)【要約】【目的】半導体装置の製造において工程数の削減を実現
する。【構成】ゲート電極は金属シリサイド膜と多結晶シリコ
ン膜の積層膜からなる。ここでイオン注入により、ゲー
ト電極の多結晶シリコン膜とソース・ドレインへの不純
物導入を同時に行えるようにする。例えばシリコン基板
１０１のチャネル形成部分に溝１０５を形成する。例え
ばソース・ドレイン領域上部に導電物を堆積させ、それ
が残るように加工する。例えばソース・ドレイン領域に
のみ選択的にシリコン酸化膜を形成する。こうして多結
晶シリコン膜までの射影飛程とソース・ドレイン部まで
の射影飛程を一致させる。【効果】製造工程を簡略化することが可能となる。また
ゲート電極の加工時にＰチャネルＭＯＳトランジスタと
ＮチャネルＭＯＳトランジスタとで多結晶シリコン膜の
エッチレートが異なる現象は発生せず、ゲート電極の加
工が容易になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法お
よび製造装置に関し、特に、ＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタとでゲート電極の
導電型が異なる相補型ＭＯＳ構造において、各々のトラ
ンジスタのゲート電極が金属シリサイド膜と多結晶シリ
コン膜の積層膜であり、イオン注入によりゲート電極の
多結晶シリコン膜とソース・ドレインへの不純物導入を
同時に行うための製造方法およびその装置に関する。

【０００２】

【従来の技術】各々のトランジスタのゲート電極が金属
シリサイド膜と多結晶シリコン膜の積層膜からなり、Ｐ
チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
ジスタとでゲート電極の導電型が異なる相補型ＭＯＳ構
造を形成する手段としては２種類の方法があげられる。

【０００３】一つはいわゆるサリサイド法である。これ
は、多結晶シリコン膜に不純物導入を行わずにゲート電
極を加工した後、例えば絶縁膜の異方性エッチバックの
ような方法でゲート電極側壁のみに絶縁膜を形成し、イ
オン注入によりゲート電極の多結晶シリコン膜への不純
物導入とソース・ドレインへの不純物導入を同時に行
う。その後ウェハー全面に金属膜を形成し、熱処理によ
りゲート電極とソース・ドレインの金属膜をシリサイド
化し、未反応の金属膜をエッチング等の方法で除去する
ことによりゲート電極とソース・ドレイン部のみ選択的
に金属シリサイド膜を形成する方法である。

【０００４】もう一つは、ＰチャネルＭＯＳトランジス
タ用のゲート電極の多結晶シリコン膜とＮチャネルＭＯ
Ｓトランジスタ用のゲート電極の多結晶シリコン膜とに
別々に不純物導入を行った後、金属シリサイド膜を形成
し、その後ゲート電極加工、ソース・ドレインへの不純
物導入等を行っていく方法である。

【０００５】

【発明が解決しようとする課題】前項に示した前者の方
法（サリサイド法）においては、ゲート電極とソース・
ドレインのみ選択的に金属シリサイド膜を形成するため
の工程と、入出力回路等の、ゲート電極抵抗やソース・
ドレイン部の抵抗を下げたくない部分に金属シリサイド
膜を形成しないための工程が増加する。またゲート電極
とソース・ドレインとのショートの確率が増し、歩留ま
りの低下が懸念される。

【０００６】一方前項に示した後者の方法においては、
ゲート電極の多結晶シリコン膜に２回不純物導入を行わ
なくてはならない。さらに導電型の異なる多結晶シリコ
ン膜はドライエッチング時のエッチレートが異なるた
め、ゲート電極加工の難易度が増し微細化における大き
な障害となる。

【０００７】

【課題を解決するための手段】以上のような問題点を解
決するため、本発明では金属シリサイド膜と多結晶シリ
コン膜の積層膜からなるゲート電極の多結晶シリコン膜
とソース・ドレインへの不純物導入をイオン注入により
同時に行うために、ゲート電極における多結晶シリコン
膜までの射影飛程とソース・ドレインまでの射影飛程と
を一致させるための構造及びその製造方法を特徴として
いる。

【０００８】（手段１）ＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタとでゲート電極の導電
型が異なる相補型ＭＯＳ構造において、各々のトランジ
スタのゲート電極が金属シリサイド膜と多結晶シリコン
膜の積層膜からなり、イオン注入によりゲート電極の多
結晶シリコン膜とソース・ドレインへの不純物導入を同
時に行うために、積層膜からなるゲート電極における多
結晶シリコン膜までの射影飛程とソース・ドレインまで
の射影飛程とを一致させるための構造を有することを特
徴とする半導体装置。

【０００９】（手段２）ＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタとでゲート電極の導電
型が異なる相補型ＭＯＳ構造において、各々のトランジ
スタのゲート電極が金属シリサイド膜と多結晶シリコン
膜の積層膜からなり、イオン注入によりゲート電極の多
結晶シリコン膜とソース・ドレインへの不純物導入を同
時に行うために、ゲート電極における多結晶シリコン膜
までの射影飛程とソース・ドレインまでの射影飛程とを
一致させるための構造を有することを特徴とする半導体
装置の製造方法。（手段３）前記手段１もしくは手段２において、多結晶
シリコン膜までの射影飛程とソース・ドレインまでの射
影飛程とを一致させるために、あらかじめトランジスタ
のチャネル部の半導体基板をソース・ドレイン部より低
くなるように加工した構造を有することを特徴とする半
導体装置及びその製造方法。

【００１０】（手段４）前記手段１もしくは手段２にお
いて、多結晶シリコン膜までの射影飛程とソース・ドレ
インまでの射影飛程とを一致させるために、ソース・ド
レイン部に導電物、例えば金属シリサイド膜・多結晶シ
リコン膜あるいはこれらの積層膜をゲート電極と接触し
ないように成膜・加工した構造を有することを特徴とす
る半導体装置及びその製造方法。

【００１１】（手段５）前記手段１もしくは手段２にお
いて、多結晶シリコン膜までの射影飛程とソース・ドレ
インまでの射影飛程とを一致させるために、ゲート電極
を耐酸化性の絶縁膜、例えばシリコンナイトライド膜で
覆った後ソース・ドレイン部のみ耐酸化性の絶縁膜を除
去し、その後ソース・ドレイン部のみを選択的に酸化し
た後にイオン注入を行うことを特徴とする製造装置及び
その製造方法。

【００１２】（手段６）前記手段４記載の半導体装置
で、多結晶シリコン膜までの射影飛程とソース・ドレイ
ンまでの射影飛程とを一致させるためにソース・ドレイ
ン部に成膜・加工した導電物を、ソース・ドレイン領域
と配線との接続孔形成のためのフォトリソグラフィー工
程の合わせ余裕を低減するための構造と兼ねることを特
徴とする半導体装置及びその製造方法。

【００１３】（手段７）前記手段５記載の半導体装置
で、多結晶シリコン膜・金属シリサイド膜・耐酸化性の
絶縁膜の順に膜を堆積した後ゲート部がこれら３層の膜
の積層構造となるようにゲート加工を行い、再び耐酸化
性の絶縁膜を堆積した後に異方性のエッチバックを行う
ことにより、耐酸化性の絶縁膜によるゲート電極の被覆
とソース・ドレイン部からの除去を行い、その後に多結
晶シリコン膜までの射影飛程とソース・ドレインまでの
射影飛程とを一致させるためにソース・ドレイン部のみ
を選択的に酸化した後にイオン注入を行うことを特徴と
する半導体装置及びその製造方法。

【００１４】（手段８）前記手段３記載の半導体装置
で、あらかじめトランジスタのチャネル部の半導体基板
をソース・ドレイン部より低くなるように加工した構造
に、前記手段４もしくは手段６記載のソース・ドレイン
部に導電物をゲート電極と接触しないように成膜・加工
した構造を付加することにより、多結晶シリコン膜まで
の射影飛程とソース・ドレインまでの射影飛程とを一致
させることを特徴とする半導体装置及びその製造方法。

【００１５】（手段９）前記手段３記載の半導体装置
で、あらかじめトランジスタのチャネル部の半導体基板
をソース・ドレイン部より低くなるように加工した構造
に、前記手段５もしくは手段７記載の、ゲート電極を耐
酸化性の絶縁膜で覆った後ソース・ドレイン部のみその
絶縁膜を除去し、その後ソース・ドレイン部のみを選択
的に酸化した後にイオン注入を行うという構造を付加す
ることにより、多結晶シリコン膜までの射影飛程とソー
ス・ドレインまでの射影飛程とを一致させることを特徴
とする半導体装置及びその製造方法。

【００１６】

【作用】本発明は多結晶シリコン膜までの射影飛程とソ
ース・ドレインまでの射影飛程とを一致させるための構
造を有するため、金属シリサイド膜と多結晶シリコン膜
の積層膜からなるゲート電極を加工した後に、多結晶シ
リコン膜への不純物導入をソース・ドレインへのイオン
注入と同時に行うことができる。このため、Ｐチャネル
ＭＯＳトランジスタとＮチャネルＭＯＳトランジスタと
でゲート電極の導電型が異なる相補型ＭＯＳ構造を、サ
リサイド法のような複雑な製造方法を用いることなく、
あるいは前々項の後者で述べた方法に比較しても製造工
程を簡略化した方法で製造することが可能となる。

【００１７】同時に本発明においては、ゲート電極の加
工時には多結晶シリコン膜には不純物は導入されていな
いため、ＰチャネルＭＯＳトランジスタとＮチャネルＭ
ＯＳトランジスタとで多結晶シリコン膜のエッチレート
が異なることはない。またサリサイド法を用いないた
め、ゲート電極とソース・ドレインとのショートの問題
は生じない。

【００１８】

【実施例】本発明の特徴をなす、金属シリサイド膜と多
結晶シリコン膜の積層膜からなるゲート電極における多
結晶シリコン膜までの射影飛程とソース・ドレインまで
の射影飛程とを一致させるための構造の実施例を図面を
用いて説明する。

【００１９】はじめに図１を用いて、手段３に代表され
る構造とその製造方法の実施例について説明する。シリ
コン基板１０１に、Ｐ型不純物を深く拡散したＰＷＥＬ
Ｌ１０２と、Ｎ型不純物を深く拡散したＮＷＥＬＬ１０
３とを形成し、素子分離用のシリコン酸化膜１０４を形
成する。その後、シリコン基板１０１のチャネル形成部
分に溝１０５を形成する。さらに、ゲート酸化膜１０
６、多結晶シリコン膜１０７、金属シリサイド膜１０８
を形成した後、ゲート加工を行う。その後、Ｎチャネル
ＭＯＳトランジスタの多結晶シリコン膜１０９とソース
・ドレイン部１１０にＮ型不純物を同時にイオン注入す
る。同様に、ＰチャネルＭＯＳトランジスタの多結晶シ
リコン膜１１１とソース・ドレイン部１１２にＰ型不純
物を同時にイオン注入する。ここで先に述べた溝１０５
の深さは、多結晶シリコン膜１０９までの射影飛程とソ
ース・ドレイン部１１０までの射影飛程、あるいは多結
晶シリコン膜１１１までの射影飛程とソース・ドレイン
部１１２までの射影飛程とが一致するように設定する。
その後熱処理をほどこすことにより、イオン注入された
不純物が活性化する。さらに層間絶縁膜１１３を堆積
し、接続孔１１４を加工し、アルミ配線１１５を堆積・
加工することで、本発明の一実施例であるゲート電極の
導電型が異なる相補型ＭＯＳ構造からなる半導体装置が
できあがる。

【００２０】次に図２を用いて、手段４に代表される構
造とその製造方法の実施例について説明する。シリコン
基板２０１に、Ｐ型不純物を深く拡散したＰＷＥＬＬ２
０２と、Ｎ型不純物を深く拡散したＮＷＥＬＬ２０３と
を形成し、素子分離用のシリコン酸化膜２０４を形成
し、ゲート酸化膜２０５、多結晶シリコン膜２０６、金
属シリサイド膜２０７を形成した後ゲート加工を行い、
その後ゲート電極をシリコン酸化膜２０８で覆う。その
後、導電物例えば金属シリサイド膜２０９を堆積し、将
来ＭＯＳトランジスタのソース・ドレインを形成する場
所の上部にそれが残るように加工する。その後、Ｎチャ
ネルＭＯＳトランジスタの多結晶シリコン膜２１０とソ
ース・ドレイン部２１１にＮ型不純物を同時にイオン注
入する。同様に、ＰチャネルＭＯＳトランジスタの多結
晶シリコン膜２１２とソース・ドレイン部２１３にＰ型
不純物を同時にイオン注入する。ここで先に述べた導電
物２０９の厚さは、多結晶シリコン膜２１０までの射影
飛程とソース・ドレイン部２１１までの射影飛程、ある
いは多結晶シリコン膜２１２までの射影飛程とソース・
ドレイン部２１３までの射影飛程とが一致するように設
定する。その後熱処理をほどこすことにより、イオン注
入された不純物が活性化する。さらに層間絶縁膜２１４
を堆積し、接続孔２１５を加工し、アルミ配線２１６を
堆積・加工することで、本発明の一実施例であるゲート
電極の導電型が異なる相補型ＭＯＳ構造からなる半導体
装置ができあがる。

【００２１】次に図３を用いて、手段５に代表される構
造の例として手段７に代表される構造とその製造方法の
実施例について説明する。シリコン基板３０１に、Ｐ型
不純物を深く拡散したＰＷＥＬＬ３０２と、Ｎ型不純物
を深く拡散したＮＷＥＬＬ３０３とを形成し、素子分離
用のシリコン酸化膜３０４を形成し、ゲート酸化膜３０
５、多結晶シリコン膜３０６、金属シリサイド膜３０
７、耐酸化性の絶縁膜例えばシリコン窒化膜３０８を形
成した後、ゲート加工を行う。さらに耐酸化性の絶縁膜
例えばシリコン窒化膜を堆積した後に異方性のエッチバ
ックを行い、シリコン窒化膜からなるサイドウオール３
０９を形成するとともに、将来ＭＯＳトランジスタのソ
ース・ドレインを形成する場所からシリコン窒化膜を除
去する。その後酸化を行うことにより、ソース・ドレイ
ンを形成する場所にのみ選択的にシリコン酸化膜３１０
を形成する。その後、ＮチャネルＭＯＳトランジスタの
多結晶シリコン膜３１１とソース・ドレイン部３１２に
Ｎ型不純物を同時にイオン注入する。同様に、Ｐチャネ
ルＭＯＳトランジスタの多結晶シリコン膜３１３とソー
ス・ドレイン部３１４にＰ型不純物を同時にイオン注入
する。ここで先に述べたシリコン酸化膜３１０の厚さ
は、多結晶シリコン膜３１１までの射影飛程とソース・
ドレイン部３１２までの射影飛程、あるいは多結晶シリ
コン膜３１３までの射影飛程とソース・ドレイン部３１
４までの射影飛程とが一致するように設定する。その後
熱処理をほどこすことにより、イオン注入された不純物
が活性化する。さらに層間絶縁膜３１５を堆積し、接続
孔３１６を加工し、アルミ配線３１７を堆積・加工する
ことで、本発明の一実施例であるゲート電極の導電型が
異なる相補型ＭＯＳ構造からなる半導体装置ができあが
る。

【００２２】以上図１・図２・図３を用い本発明の半導
体装置及びその製造方法の実施例を、それぞれ具体的に
説明した。いうまでもなく本発明は前記実施例に限定さ
れるものではなく、例えば半導体装置の製造方法におい
てトランジスタ構造がより複雑な場合等、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。

【００２３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００２４】１．ＰチャネルＭＯＳトランジスタとＮチ
ャネルＭＯＳトランジスタとでゲート電極の導電型が異
なる相補型ＭＯＳ構造において、各々のトランジスタの
ゲート電極が金属シリサイド膜と多結晶シリコン膜の積
層膜からなり、イオン注入によりゲート電極の多結晶シ
リコン膜とソース・ドレインへの不純物導入を同時に行
うことにより、同構造の製造工程を簡略化することが可
能となる。

【００２５】２．ＰチャネルＭＯＳトランジスタとＮチ
ャネルＭＯＳトランジスタとでゲート電極の導電型が異
なる相補型ＭＯＳ構造を製造する場合において、ゲート
電極の加工時にＰチャネルＭＯＳトランジスタとＮチャ
ネルＭＯＳトランジスタとで多結晶シリコン膜のエッチ
レートが異なる現象は発生せず、ゲート電極の加工を容
易にすることができる。

【図面の簡単な説明】

【図１】本発明の実施例における半導体装置の構造例と
製造フローを説明する図。

【図２】本発明の実施例における半導体装置の構造例と
製造フローを説明する図。

【図３】本発明の実施例における半導体装置の構造例と
製造フローを説明する図。

【符号の説明】

１０１，２０１，３０１・・・シリコン基板１０２，２０２，３０２・・・ＰＷＥＬＬ１０３，２０３，３０３・・・ＮＷＥＬＬ１０４，２０４，３０４・・・素子分離用シリコン酸化
膜１０５・・・チャネル部に形成する溝１０６，２０５，３０５・・・ゲート酸化膜１０７，２０６，３０６・・・多結晶シリコン膜１０８，２０７，３０７・・・金属シリサイド膜１０９，２１０，３１１・・・ＮチャネルＭＯＳトラン
ジスタのゲート多結晶シリコン膜１１０，２１１，３１２・・・ＮチャネルＭＯＳトラン
ジスタのソース・ドレイン部１１１，２１２，３１３・・・ＰチャネルＭＯＳトラン
ジスタのゲート多結晶シリコン膜１１２，２１３，３１４・・・ＰチャネルＭＯＳトラン
ジスタのソース・ドレイン部１１３，２１４，３１５・・・層間絶縁膜１１４，２１５，３１６・・・接続孔１１５，２１６，３１７・・・アルミ配線２０８・・・シリコン酸化膜２０９・・・導電物３０８・・・耐酸化性絶縁膜３０９・・・耐酸化性絶縁膜で形成したサイドウオール３１０・・・選択的に形成されたシリコン酸化膜

Claims

【特許請求の範囲】

【請求項１】ＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタとでゲート電極の導電型が異なる
相補型ＭＯＳ構造において、各々のトランジスタのゲー
ト電極が金属シリサイド膜と多結晶シリコン膜の積層膜
からなり、イオン注入によりゲート電極の多結晶シリコ
ン膜とソース・ドレインへの不純物導入を同時に行うた
めに、積層膜からなるゲート電極における多結晶シリコ
ン膜までの射影飛程とソース・ドレインまでの射影飛程
とを一致させるための構造を有することを特徴とする半
導体装置。
【請求項２】ＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタとでゲート電極の導電型が異なる
相補型ＭＯＳ構造において、各々のトランジスタのゲー
ト電極が金属シリサイド膜と多結晶シリコン膜の積層膜
からなり、イオン注入によりゲート電極の多結晶シリコ
ン膜とソース・ドレインへの不純物導入を同時に行うた
めに、ゲート電極における多結晶シリコン膜までの射影
飛程とソース・ドレインまでの射影飛程とを一致させる
ための構造を有することを特徴とする半導体装置の製造
方法。
【請求項３】請求項１もしくは請求項２において、多結
晶シリコン膜までの射影飛程とソース・ドレインまでの
射影飛程とを一致させるために、あらかじめトランジス
タのチャネル部の半導体基板をソース・ドレイン部より
低くなるように加工した構造を有することを特徴とする
半導体装置及びその製造方法。
【請求項４】請求項１もしくは請求項２において、多結
晶シリコン膜までの射影飛程とソース・ドレインまでの
射影飛程とを一致させるために、ソース・ドレイン部に
導電物、例えば金属シリサイド膜・多結晶シリコン膜あ
るいはこれらの積層膜をゲート電極と接触しないように
成膜・加工した構造を有することを特徴とする半導体装
置及びその製造方法。
【請求項５】請求項１もしくは請求項２において、多結
晶シリコン膜までの射影飛程とソース・ドレインまでの
射影飛程とを一致させるために、ゲート電極を耐酸化性
の絶縁膜、例えばシリコンナイトライド膜で覆った後ソ
ース・ドレイン部のみ耐酸化性の絶縁膜を除去し、その
後ソース・ドレイン部のみを選択的に酸化した後にイオ
ン注入を行うことを特徴とする製造装置及びその製造方
法。
【請求項６】請求項４記載の半導体装置で、多結晶シリ
コン膜までの射影飛程とソース・ドレインまでの射影飛
程とを一致させるためにソース・ドレイン部に成膜・加
工した導電物を、ソース・ドレイン領域と配線との接続
孔形成のためのフォトリソグラフィー工程の合わせ余裕
を低減するための構造と兼ねることを特徴とする半導体
装置及びその製造方法。
【請求項７】請求項５記載の半導体装置で、多結晶シリ
コン膜・金属シリサイド膜・耐酸化性の絶縁膜の順に膜
を堆積した後ゲート部がこれら３層の膜の積層構造とな
るようにゲート加工を行い、再び耐酸化性の絶縁膜を堆
積した後に異方性のエッチバックを行うことにより、耐
酸化性の絶縁膜によるゲート電極の被覆とソース・ドレ
イン部からの除去を行い、その後に多結晶シリコン膜ま
での射影飛程とソース・ドレインまでの射影飛程とを一
致させるためにソース・ドレイン部のみを選択的に酸化
した後にイオン注入を行うことを特徴とする半導体装置
及びその製造方法。
【請求項８】請求項３記載の半導体装置で、あらかじめ
トランジスタのチャネル部の半導体基板をソース・ドレ
イン部より低くなるように加工した構造に、請求項４も
しくは請求項６記載のソース・ドレイン部に導電物をゲ
ート電極と接触しないように成膜・加工した構造を付加
することにより、多結晶シリコン膜までの射影飛程とソ
ース・ドレインまでの射影飛程とを一致させることを特
徴とする半導体装置及びその製造方法。
【請求項９】請求項３記載の半導体装置で、あらかじめ
トランジスタのチャネル部の半導体基板をソース・ドレ
イン部より低くなるように加工した構造に、請求項５も
しくは請求項７記載の、ゲート電極を耐酸化性の絶縁膜
で覆った後ソース・ドレイン部のみその絶縁膜を除去
し、その後ソース・ドレイン部のみを選択的に酸化した
後にイオン注入を行うという構造を付加することによ
り、多結晶シリコン膜までの射影飛程とソース・ドレイ
ンまでの射影飛程とを一致させることを特徴とする半導
体装置及びその製造方法。