JP4678077B2

JP4678077B2 - ダイオード

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Publication number: JP4678077B2
Application number: JP20607599A
Authority: JP
Inventors: 勉上杉; 雅人樹神
Original assignee: Toyota Central R&D Labs Inc
Current assignee: Toyota Central R&D Labs Inc
Priority date: 1999-07-21
Filing date: 1999-07-21
Publication date: 2011-04-27
Anticipated expiration: 2019-07-21
Also published as: JP2001036069A

Description

【０００１】
【発明の属する技術分野】
本発明はダイオードに関し、特に、第１の導電型の第１半導体層と、第１半導体層と接合している第２の導電型の第２半導体層と、を備えたダイオードに関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
例えば、ｐｎ接合型のダイオードのように、第１の導電型の第１半導体層と、第１半導体層と接合している第２の導電型の第２半導体層と、を備えたダイオードはパワーエレクトロニクスの分野でも使用されている。この分野においては、素子の耐圧向上が命題となっている。
【０００３】
本発明はかかる課題を解決するためになされたものであり、耐圧を向上させることができる構造をしたダイオードを提供することである。
【０００４】
【課題を解決するための手段】
本発明は、第１の導電型の第１半導体層と、第１半導体層と接合している第２の導電型の第２半導体層と、を備えたダイオードであって、第１トレンチゲートと第２トレンチゲートとを備え、第２半導体層は、第１トレンチゲートと第２トレンチゲートとの間に位置し、ダイオードに逆方向電圧が印加されている時、第２半導体層には第１トレンチゲートの方から延びた空乏層と第２トレンチゲートの方から延びた空乏層とが形成される。
【０００５】
上記構成による本発明に係るダイオードは以下に説明する作用効果を有する。本発明に係るダイオードにおいて、第２半導体層は、第１トレンチゲートと第２トレンチゲートとの間に位置し、ダイオードに逆方向電圧が印加されている時、第２半導体層には第１トレンチゲートの方から延びた空乏層と第２トレンチゲートの方から延びた空乏層とが形成される。これらの空乏層により、第１半導体層と第２半導体層との接合部以外の領域にも電界のピークを位置させることが可能となる。この場合、複数の電界のピークのうち、最大値のピークが位置する領域の絶縁破壊電界がダイオードの絶縁破壊電界となる。ピークが複数に分散されることにより、ピークが一つの場合に比べて、電界のピークの最大値が下がる。よって、本発明に係るダイオードよれば、さらに高い逆方向電圧を印加することができるので、本発明に係るダイオードは従来に比べて耐圧の向上したダイオードとなる。なお、第１半導体層と第２半導体層との接合部以外の領域にも電界のピークを位置させることが可能なことは、発明の実施の形態の第３の実施の形態で詳細に説明する。
【０００６】
なお、第２半導体層に第１トレンチゲートの方から延びた空乏層及び第２トレンチゲートの方から延びた空乏層を形成するのは、第２半導体層がｐ型の場合、第１及び第２トレンチゲートに０もしくは正電圧を印加する。第２半導体層がｎ型の場合、第１及び第２トレンチゲートに０もしくは負電圧を印加する。
【０００７】
本発明に係るダイオードにおいて、第２半導体層中の不純物濃度、第１トレンチゲートと第２トレンチゲートとの間の距離、第１トレンチゲートのゲート絶縁膜の厚み及び第２トレンチゲートのゲート絶縁膜の厚み、の組み合わせは、ダイオードに逆方向電圧が印加されている時、第１トレンチゲートの方から延びた空乏層の縁部の少なくとも一部と第２トレンチゲートの方から延びた空乏層の縁部の少なくとも一部とが第２半導体層でつながる、組み合わせである、のが好ましい。これによれば、第１半導体層と第２半導体層との接合部以外の領域にも電界のピークを位置させることがより確実となる。
【０００８】
上記パラメータのうち、第１及び第２トレンチゲートのゲート絶縁膜について説明する。第１及び第２トレンチゲートのゲート絶縁膜の厚みは０.１〜１.２μｍが好ましい。０.１μｍより小さいとダイオード使用時、ゲート絶縁膜が容易に破壊してしまうからである。１.２μｍより大きいと空乏層の延びが十分でなく、隣りの空乏層とつながりにくくなるからである。第１及び第２トレンチゲートのゲート絶縁膜の厚みとしては、さらに０.１〜１.０μｍが好ましく、さらに、０.１〜０.５μｍが好ましい。
【０００９】
なお、上記四つのパラメータの組み合わせによっては、第２半導体層全部を空乏化することもできる。すなわち、第１トレンチゲートの方から延びた空乏層の縁部と第２トレンチゲートの方から延びた空乏層の縁部とが第２半導体層でつながり、第２半導体層全部が空乏化するのである。第２半導体層の全部が空乏化している場合は、第２半導体層の一部が空乏化している場合に比べて、第２半導体層の全ての領域が電圧保持領域として働くため、より高耐圧化が可能となる。
【００１０】
本発明に係るダイオードにおいて、第２の導電型の第３半導体層を備え、第３半導体層は第２半導体層と接触しており、第３半導体層は第１トレンチゲートと第２トレンチゲートとの間に位置し、第１半導体層及び第２半導体層のエネルギーギャップは第３半導体層のエネルギーギャップより小さく、第３半導体層の絶縁破壊電界は第１半導体層及び第２半導体層の絶縁破壊電界より大きい、のが好ましい。
【００１１】
この構成によれば、第３半導体層は第１トレンチゲートと第２トレンチゲートとの間に位置するので、第３半導体層に電界のピークの最大値を位置させることが可能となる。よって、ダイオードの絶縁破壊電界を大きくすることができるので、ダイオードの耐圧を向上させることができる。ダイオードの絶縁破壊電界を大きくすることができる理由については、発明の実施の形態の第１の実施の形態で詳細に説明する。また、この構成によれば、第１半導体層及び第２半導体層のエネルギーギャップがダイオードの順方向電流の立ち上がり電圧となる。このため、ダイオードの順方向電流の立ち上がり電圧を小さくすることができる。よって、ダイオードの使用時の電圧を小さくすることができるので、ダイオードの使用電力を小さくすることができる。
【００１２】
このように、この構成によれば、絶縁破壊電界を大きく、かつ順方向電流の立ち上がり電圧を小さくすることができるので、高耐圧かつ低損失電力のダイオードを実現することが可能となる。
【００１３】
例えば、第１半導体層及び第２半導体層をシリコン、第３半導体層をシリコンカーバイドとした場合を考える。このダイオードの順方向電流の立ち上がり電圧は、シリコンのエネルギーギャップの値である約０.６Ｖである。このダイオードの絶縁破壊電界はシリコンカーバイドの絶縁破壊電界である約３×１０⁶Ｖ／ｃｍとなる。ちなみに、シリコンのみからなるダイオードは、その順方向電流の立ち上がり電圧がシリコンのエネルギーギャップの値である約０.６Ｖであり、その絶縁破壊電界はシリコンの絶縁破壊電界である約３×１０⁵Ｖ／ｃｍとなる。また、シリコンカーバイドのみからなるダイオードは、その順方向電流の立ち上がり電圧がシリコンカーバイドのエネルギーギャップの値である約３Ｖであり、その絶縁破壊電界はシリコンカーバイドの絶縁破壊電界である約３×１０⁶Ｖ／ｃｍとなる。よって、本発明に係るシリコン及びシリコンカーバイドからなるダイオードは耐圧において、シリコンのみからなるダイオードより優れ、低損失電力において、シリコンカーバイドのみからなるダイオードより優れている。
【００１４】
また、例えば、第１半導体層及び第２半導体層をシリコン−ゲルマニウム、第３半導体層をシリコンとした場合を考える。このダイオードの順方向電流の立ち上がり電圧は、約０.４Ｖである。このダイオードの絶縁破壊電界はシリコンの絶縁破壊電界である約３×１０⁵Ｖ／ｃｍとなる。ちなみに、シリコン−ゲルマニウムのみからなるダイオードは、その順方向電流の立ち上がり電圧が０.４Ｖであり、その絶縁破壊電界はシリコン−ゲルマニウムの絶縁破壊電界である約１.５×１０⁵Ｖ／ｃｍとなる。よって、本発明に係るシリコン−ゲルマニウム及びシリコンからなるダイオードは耐圧において、シリコン−ゲルマニウムのみからなるダイオードより優れ、低損失電力において、シリコンのみからなるダイオードより優れている。
【００１５】
本発明に係るダイオードにおいて、第１半導体層は第１トレンチと第２トレンチとで挟まれているのが好ましい。
【００１６】
【発明の実施の形態】
［第１の実施の形態］
｛構造の説明｝
図１は、本発明の第１の実施の形態に係るダイオードの断面図である。ダイオード１０は、ｎ⁺型シリコンカーバイド基板１２上に、ｎ型シリコンカーバイド層１４、ｎ型シリコン層１６、ｐ型シリコン層１８が順に積層された構造をしている。二本のトレンチ２４がｐ型シリコン層１８、ｎ型シリコン層１６、ｎ型シリコンカーバイド層１４を突き抜け、ｎ⁺型シリコンカーバイド基板１２に到達するように形成されている。トレンチ２４にはトレンチゲート２８が埋め込まれている。トレンチ２４の側面とトレンチゲート２８との間やトレンチ２４の底面とトレンチゲート２８との間には、ゲート酸化膜２６が形成されている。トレンチゲート２８上には電極３０が形成されている。トレンチゲート２８間に位置するｐ型シリコン層１８上にはアノード電極２２が形成されている。ｎ⁺型シリコンカーバイド基板１２の表面のうち、ｎ型シリコンカーバイド層１４が形成されている表面と対向する表面上にはカソード電極２０が形成されている。
【００１７】
｛動作の説明｝
次に、本発明の第１の実施の形態に係るダイオード１０の動作について、図１を用いて説明する。まず、ＯＮ動作について説明する。ダイオード１０には順方向電圧が印加される。例えば、アノード電極２２には２Ｖの電圧、カソード電極２０には０Ｖの電圧が、それぞれ印加される。このとき、アノード電極２２からカソード電極２０に向けて電流が流れる。なお、電極３０には、アノード電極２２と同じ電圧、もしくはより抵抗を低減させるため、１０Ｖ程度の電圧を印加してもよい。
【００１８】
次に、ＯＦＦ動作について説明する。ダイオード１０には逆方向電圧が印加される。例えば、アノード電極２２には０Ｖの電圧、カソード電極２０には６００〜１０００Ｖの電圧が、それぞれ印加される。電極３０の電圧はアノード電極２２の電圧と同じでよい。より良好なオフ特性を得るために、電極３０に−１０Ｖ程度の電圧を印加してもよい。電極３０にこのような電圧が印加されることにより、一方のトレンチゲート２８の方から延びた空乏層の縁部の少なくとも一部と他方のトレンチゲート２８の方から延びた空乏層の縁部の少なくとも一部とがｎ型シリコンカーバイド層１４でつながる。これにより、逆方向電圧が保持され、ダイオード１０に電流が流れるのを防ぐ。
【００１９】
｛製造方法の説明｝
次に、本発明の第１の実施の形態に係るダイオード１０の製造方法について、図１〜図６を用いて説明する。図２に示すように、ｎ⁺型シリコンカーバイド基板１２を準備する。ｎ⁺型シリコンカーバイド基板１２の厚みは０.５〜１ｍｍであり、不純物濃度は１×１０¹⁹ｃｍ^-3程度である。不純物は窒素である。
【００２０】
図３に示すように、ｎ⁺型シリコンカーバイド基板１２上にｎ型シリコンカーバイド層１４をエピタキシャル成長により形成する。ｎ型シリコンカーバイド層１４の厚みは１〜１０μｍであり、不純物濃度は１×１０¹⁶〜１×１０¹⁷ｃｍ^-3である。不純物は窒素である。ｎ型シリコンカーバイド層１４上にｎ型シリコン層３２をエピタキシャル成長により形成する。ｎ型シリコン層３２の厚みは５〜１０μｍであり、不純物濃度は１×１０¹⁵〜１×１０¹⁷ｃｍ^-3である。不純物はリンである。ｎ型シリコン層３２にｐ型不純物を拡散し、ｎ型シリコン層３２の上部に、図４に示すようにｐ型シリコン層１８を形成する。ｐ型シリコン層１８の厚みは２〜３μｍであり、不純物濃度は１×１０¹⁶〜１×１０¹⁷ｃｍ^-3である。不純物はボロンである。なお、ｎ型シリコン層３２の下部をｎ型シリコン層１６とする。
【００２１】
図５に示すように、フォトリソグラフィ技術とエッチング技術とにより、複数のトレンチ２４をこの積層物に形成する。トレンチ２４はｐ型シリコン層１８、ｎ型シリコン層１６、ｎ型シリコンカーバイド層１４を突き抜け、ｎ⁺型シリコンカーバイド基板１２に到達するように形成されている。トレンチ２４の幅ｗは０.５〜２μｍである。トレンチ２４間の距離ｄ₁は０.５〜５μｍである。
【００２２】
図６に示すように、熱酸化により、トレンチ２４の側面及び底面にゲート酸化膜２６を形成する。ゲート酸化膜２６の厚みは０.０５〜０.２μｍである。トレンチ２４がポリシリコン膜で埋まるように、ＣＶＤによりｐ型シリコン層１８上にポリシリコン膜を形成する。ポリシリコン膜をエッチバックし、トレンチ２４内にのみポリシリコン膜を残す。このポリシリコンがトレンチゲート２８となる。
【００２３】
図１に示すように、ｎ⁺型シリコンカーバイド基板１２上に蒸着法により、金属からなるカソード電極２０を形成する。また、ｐ型シリコン層１８上に蒸着法により、金属層を形成する。この金属層をパターンニングし、アノード電極２２及び電極３０を形成する。以上により、本発明の第１の実施の形態に係るダイオード１０が完成する。
【００２４】
｛ダイオードの耐圧が向上する説明｝
本発明の第１の実施の形態に係るダイオード１０において、トレンチゲート２８により、ダイオード１０の耐圧が向上するのをシミュレーションを用いて説明する。図１５はダイオードに逆方向電圧を印加したときに、ダイオードに流れる電流を示すシミュレーションである。（ａ）は図１に示すダイオード１０のシミュレーションであり、（ｂ）は図１に示すダイオード１０からトレンチゲート２８を除去した構造のダイオードのシミュレーションである。
【００２５】
（ｂ）に示すトレンチゲートなしのダイオードは約６０Ｖで、電流が急激に流れる現象、すなわち、絶縁破壊現象が現れる。これに対して、（ａ）に示すトレンチゲートを備えたダイオードは１４０Ｖでも絶縁破壊現象を起こしていない。このシミュレーションからも分かるように、本発明の第１の実施の形態に係るダイオード１０は、トレンチゲートなしのダイオードに比べて耐圧が高くなる。
【００２６】
次に、本発明の第１の実施の形態に係るダイオード１０の耐圧が向上する理由を説明する。図１６はトレンチゲートを備えたダイオードに生じる電界のシミュレーションである。トレンチゲートは０Ｖに接地され、カソードには１４０Ｖが印加され、アノードは０Ｖが印加されるものとする。縦軸は電界強度を示す。横軸はｐ型シリコン層とｎ型シリコン層との接合部からのダイオードの深さ方向の距離を示している。すなわち、横軸の値２μｍがｐ型シリコン層とｎ型シリコン層との接合部の位置と対応している。横軸の値１０μｍがｎ型シリコン層とｎ型シリコンカーバイド層との境界の位置と対応している。横軸の値２０μｍがｎ型シリコンカーバイド層とｎ⁺型シリコンカーバイド基板との境界の位置と対応している。なお、トレンチゲートの幅は０.４μｍとし、ゲート酸化膜厚は０.１μｍとし、トレンチゲートとこのトレンチゲートと対向するトレンチゲート（図示せず）との距離は０.２μｍとする。
【００２７】
シミュレーションから分かるように、横軸の値２０μｍ、すなわち、ｎ型シリコンカーバイド層とｎ⁺型シリコンカーバイド層との境界がダイオードに作用する電界のピークとなる。このため、シリコンカーバイド層の絶縁破壊電界がダイオードの絶縁破壊電界となる。
【００２８】
次にトレンチゲートを備えないダイオードに生じる電界のシミュレーションを、図１７を用いて説明する。カソードには６０Ｖが印加され、アノードは０Ｖが印加されるものとする。縦軸及び横軸の意味は図１６に示す縦軸及び横軸の意味と同じである。シミュレーションから分かるように、ダイオードに作用する電界のピークは二つある。一つは横軸の値２μｍ、すなわち、ｐ型シリコン層とｎ型シリコン層との接合部が電界のピークであり、もう一つは横軸の値１０μｍ、すなわち、ｎ型シリコン層とｎ型シリコンカーバイド層との境界が電界のピークとなる。ｐ型シリコン層とｎ型シリコン層との接合部に作用する電界のほうが、ｎ型シリコン層とｎ型シリコンカーバイド層との境界に作用する電界より大きい。このため、ｐ型シリコン層とｎ型シリコン層との接合部、すなわち、シリコン層の絶縁破壊電界が、このダイオードの絶縁破壊電界となる。
【００２９】
以上、図１６及び図１７を用いて説明したように、本発明の第１の実施の形態に係るダイオード１０は、トレンチゲートを備えないダイオードより絶縁破壊電界が大きいので、耐圧が高くなることが分かる。
【００３０】
なお、本来、図１に示すトレンチゲート２８の下端部３４間にある領域３６が、ダイオード１０に作用している電界の最大値となる領域である。しかしながら、下端部３４がｎ⁺型シリコンカーバイド基板１２まで到達していると、領域３６が電界の最大値となる領域とはならない。これは、ｎ⁺型シリコンカーバイド基板１２は不純物濃度が高く金属と同様の抵抗値を示すからである。よって、本発明の第１の実施の形態に係るダイオードにおいては、ｎ型シリコンカーバイド層１４とｎ⁺型シリコンカーバイド基板１２との境界が電界のピークとなる。
【００３１】
｛効果の説明｝
図１に示す本発明の第１の実施の形態に係るダイオード１０において、ダイオードの順方向電流の立ち上がり電圧は、シリコンのエネルギーギャップの値である約０.６Ｖであり、ダイオードの絶縁破壊電界はシリコンカーバイドの絶縁破壊電界である約３×１０⁶Ｖ／ｃｍとなる。よって、本発明の第１の実施の形態に係るダイオード１０によれば、高耐圧かつ低損失電力のダイオードを実現することが可能となる。
【００３２】
［第２の実施の形態］
図７は、本発明の第２の実施の形態に係るダイオードの断面図である。図７に示すダイオード４０の構成要素のうち図１に示すダイオード１０の構成要素と同一のものについては、同一符号を付すことにより説明を省略する。ダイオード４０が図１に示すダイオード１０と相違する構造は、トレンチゲート２８の下端部３４の位置である。すなわち、ダイオード４０のトレンチゲート２８の下端部３４はｎ⁺型シリコンカーバイド基板１２に到達しておらず、ｎ型シリコンカーバイド層１４中に位置している。
【００３３】
ダイオード４０の動作は、本発明の第１の実施の形態に係るダイオード１０の動作と同様である。但し、ＯＦＦ動作のとき、一方のトレンチゲート２８の下端部３４と他方のトレンチゲート２８の下端部３４との間にあるｎ型シリコンカーバイド層１４（図７中符号４２で示す領域）おいて、ダイオード１０に作用している電界がピークとなる。
【００３４】
ダイオード４０の製造方法が図１に示すダイオード１０の製造方法と相違する点は、トレンチ２４の形成工程である。すなわち、ダイオード４０の製造方法においては、図５に示す工程でトレンチ２４の底部がｎ型シリコンカーバイド層１４に位置するようにする。
【００３５】
図７に示す本発明の第２の実施の形態に係るダイオード４０は図１に示すダイオード１０と同様の効果を有する他、以下の効果を有する。すなわち、下端部３４間にある領域を、ダイオード４０に作用している電界の最大値となる領域にすることができるので、トレンチの深さのみで最大電界領域を設定できる。このためデバイス構造の設計の自由度が増す。
【００３６】
［第３の実施の形態］
｛構造の説明｝
図８は、本発明の第３の実施の形態に係るダイオードの断面図である。図１に示すダイオード１０との相違は、シリコンカーバイド層を含まず、シリコン層を積層した構造という点である。すなわち、ダイオード５０は、ｎ⁺型シリコン基板５２上に、ｎ型シリコン層５４、ｐ型シリコン層５６が順に積層された構造をしている。二本のトレンチ６２がｐ型シリコン層５６、ｎ型シリコン層５４を突き抜け、ｎ⁺型シリコン基板５２に到達するように形成されている。各トレンチ６２にはトレンチゲート６６が埋め込まれている。各トレンチ６２の側面とトレンチゲート６６との間、各トレンチ６２の底面とトレンチゲート６６との間には、ゲート酸化膜６４が形成されている。トレンチゲート６６上には電極６８が形成されている。トレンチゲート６６間に位置するｐ型シリコン層５６上にはアノード電極６０が形成されている。ｎ⁺型シリコン基板５２の表面のうち、ｎ型シリコン層５４が形成されている表面と対向する表面上にはカソード電極５８が形成されている。
【００３７】
｛動作及び効果の説明｝
次に、本発明の第３の実施の形態に係るダイオード５０の動作について、図８を用いて説明する。まず、ＯＮ動作について説明する。ダイオード５０には順方向電圧が印加される。例えば、アノード電極６０には２Ｖの電圧、カソード電極５８には０Ｖの電圧が、それぞれ印加される。このとき、アノード電極６０からカソード電極５８に向けて電流が流れる。なお、電極６８には、アノード電極６０と同じ電圧、もしくはより抵抗を低減させるため、１０Ｖ程度の電圧を印加してもよい。
【００３８】
次に、ＯＦＦ動作について説明する。ダイオード５０には逆方向電圧が印加される。例えば、アノード電極６０には０Ｖの電圧、カソード電極５８には６００〜１０００Ｖの電圧が、それぞれ印加される。電極６８の電圧はアノード電極６０の電圧と同じでよい。より良好なオフ特性を得るために、電極６８に−１０Ｖ程度の電圧を印加してもよい。電極６８にこのような電圧が印加されることにより、一方のトレンチゲート６６の方から延びた空乏層の縁部の少なくとも一部と他方のトレンチゲート６６の方から延びた空乏層の縁部の少なくとも一部とがｎ型シリコン層５４でつながる。これにより、逆方向電圧が保持され、ダイオード５０に電流が流れるのを防ぐ。このとき、ダイオード５０作用する電界のピークは、ｐ型シリコン層５６とｎ型シリコン層５４との接合部７０及びｎ⁺型シリコン基板５２とｎ型シリコン層５４との境界７２にも電界のピークを位置させることが可能となる。
【００３９】
このことをシミュレーションで説明する。図１８はダイオード５０に生じる電界のシミュレーションである。縦軸は電界強度を示す。横軸はｐ型シリコン層５６表面からのダイオード５０の深さ方向の距離を示している。すなわち、０μｍはｐ型シリコン層５６表面を示している。接合部７０までの距離は約３.５μｍであり、境界７２までの距離は約１７μｍである。シミュレーションの（ａ）はｎ型シリコン層５４の不純物濃度が１Ｅ１５の場合を示し、（ｂ）はｎ型シリコン層５４の不純物濃度が２Ｅ１５の場合を示し、（ｃ）はｎ型シリコン層５４の不純物濃度が４Ｅ１５の場合を示している。図１８に示すように、電界のピークは接合部と境界とに生じている。
【００４０】
この場合、二つのピークのうち、最大値のピークが位置するところの絶縁破壊電界がダイオード５０の絶縁破壊電界となる。ピークが複数に分散されることにより、電界の最大値が下がる。よって、ダイオード５０よれば、さらに高い逆方向電圧を印加することができるので、ダイオード５０は耐圧性に優れたダイオードとなる。
【００４１】
｛製造方法の説明｝
次に、本発明の第３の実施の形態に係るダイオード５０の製造方法について、図８〜図１３を用いて説明する。図９に示すように、ｎ⁺型シリコン基板５２を準備する。ｎ⁺型シリコン基板５２の厚みは０.５〜１ｍｍであり、不純物濃度は１×１０¹⁸〜１×１０¹⁹ｃｍ^-3である。不純物はアンチモンもしくはヒ素である。
【００４２】
図１０に示すように、ｎ⁺型シリコン基板５２上にｎ型シリコン層７４をエピタキシャル成長により形成する。ｎ型シリコン層７４の厚みは、１０〜１００μｍであり、不純物濃度は１×１０¹⁴〜１×１０¹⁶ｃｍ^-3である。不純物はリンである。ｎ型シリコン層７４にｐ型不純物を拡散し、ｎ型シリコン層７４の上部に、図１１に示すように、ｐ型シリコン層５６を形成する。ｐ型シリコン層５６の厚みは、１〜３μｍであり、不純物濃度は１×１０¹⁶〜１×１０¹⁷ｃｍ^-3である。不純物はボロンである。なお、ｎ型シリコン層７４の下部をｎ型シリコン層５４とする。
【００４３】
図１２に示すように、フォトリソグラフィ技術とエッチング技術とにより、複数のトレンチ６２をこの積層物に形成する。トレンチ６２はｐ型シリコン層５６、ｎ型シリコン層５４を突き抜け、ｎ⁺型シリコン基板５２に到達するように形成されている。トレンチ６２の幅ｗは０.５〜２μｍである。トレンチ６２間の距離ｄ₁は０.５〜５μｍである。
【００４４】
図１３に示すように、熱酸化により、トレンチ６２の側面及び底面にゲート酸化膜６４を形成する。ゲート酸化膜６４の厚みは０.０５〜０.２μｍである。トレンチ６２がポリシリコン膜で埋まるように、ＣＶＤによりｐ型シリコン層５６上にポリシリコン膜を形成する。ポリシリコン膜をエッチバックし、トレンチ６２内にのみポリシリコン膜を残す。このポリシリコンがトレンチゲート６６となる。
【００４５】
図８に示すように、ｎ⁺型シリコン基板５２上に蒸着法により、金属からなるカソード電極５８を形成する。また、ｐ型シリコン層５６上に蒸着法により、金属層を形成する。この金属層をパターンニングし、アノード電極６０及び電極６８を形成する。以上により、本発明の第３の実施の形態に係るダイオード５０が完成する。
【００４６】
［第４の実施の形態］
図１４は、本発明の第４の実施の形態に係るダイオードの断面図である。図１４に示すダイオード８０の構成要素のうち図８に示すダイオード５０の構成要素と同一のものについては、同一符号を付すことにより説明を省略する。ダイオード８０が図８に示すダイオード５０と相違する構造は、トレンチゲート６６の下端部７６の位置である。すなわち、ダイオード８０のトレンチゲート６６の下端部７６はｎ⁺型シリコン基板５２に到達しておらず、ｎ型シリコン層５４中に位置している。
【００４７】
ダイオード８０の動作は、本発明の第３の実施の形態に係るダイオード５０の動作と同様である。但し、ＯＦＦ動作のとき、一方のトレンチゲート６６の下端部７６と他方のトレンチゲート６６の下端部７６との間にあるｎ型シリコン層５４（図１４中符号８２で示す領域）おいて、ダイオード８０に作用する電界がピークとなる。
【００４８】
ダイオード８０の製造方法が図８に示すダイオード５０の製造方法と相違する点は、トレンチ６２の形成工程である。すなわち、ダイオード８０の製造方法においては、図１２に示す工程でトレンチ６２の底部がｎ型シリコン層５４に位置するようにする。
【００４９】
図１４に示す本発明の第４の実施の形態に係るダイオード８０は図８に示すダイオード５０と同様の効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るダイオードの断面図である。
【図２】本発明の第１の実施の形態に係るダイオードの製造工程を説明するための第１工程図である。
【図３】本発明の第１の実施の形態に係るダイオードの製造工程を説明するための第２工程図である。
【図４】本発明の第１の実施の形態に係るダイオードの製造工程を説明するための第３工程図である。
【図５】本発明の第１の実施の形態に係るダイオードの製造工程を説明するための第４工程図である。
【図６】本発明の第１の実施の形態に係るダイオードの製造工程を説明するための第５工程図である。
【図７】本発明の第２の実施の形態に係るダイオードの断面図である。
【図８】本発明の第３の実施の形態に係るダイオードの断面図である。
【図９】本発明の第３の実施の形態に係るダイオードの製造工程を説明するための第１工程図である。
【図１０】本発明の第３の実施の形態に係るダイオードの製造工程を説明するための第２工程図である。
【図１１】本発明の第３の実施の形態に係るダイオードの製造工程を説明するための第３工程図である。
【図１２】本発明の第３の実施の形態に係るダイオードの製造工程を説明するための第４工程図である。
【図１３】本発明の第３の実施の形態に係るダイオードの製造工程を説明するための第５工程図である。
【図１４】本発明の第４の実施の形態に係るダイオードの断面図である。
【図１５】ダイオードに逆方向電圧を印加したときに、ダイオードに流れる電流のシミュレーションを示す図である。
【図１６】トレンチゲートを備えたダイオードに生じる電界のシミュレーションを示す図である。
【図１７】トレンチゲートを備えていないダイオードに生じる電界のシミュレーションを示す図である。
【図１８】本発明の第３の実施の形態に係るダイオードに生じる電界のシミュレーションを示す図である。
【符号の説明】
１０ダイオード
１２ｎ⁺型シリコンカーバイド基板
１４ｎ型シリコンカーバイド層
１６ｎ型シリコン層
１８ｐ型シリコン層
２０カソード電極
２２アノード電極
２４トレンチ
２６ゲート酸化膜
２８トレンチゲート
３０電極
３２ｎ型シリコン層
３４下端部
３６領域
３８境界
４０ダイオード
４２領域
５０ダイオード
５２ｎ⁺型シリコン基板
５４ｎ型シリコン層
５６ｐ型シリコン層
５８カソード電極
６０アノード電極
６２トレンチ
６４ゲート酸化膜
６６トレンチゲート
６８電極
７０接合部
７２境界
７４ｎ型シリコン層
７６境界部
８０ダイオード
８２領域

Claims

第１の導電型の第１半導体層と、第１半導体層と接合している第２の導電型の第２半導体層と、第２の導電型の第３半導体層と、を備えたダイオードであって、
第１トレンチゲートと第２トレンチゲートとを備え、
前記第２半導体層は、前記第１トレンチゲートと前記第２トレンチゲートとの間に位置し、
前記ダイオードに逆方向電圧が印加されている時、前記第２半導体層には前記第１トレンチゲートの方から延びた空乏層と前記第２トレンチゲートの方から延びた空乏層とが形成され、
前記第３半導体層は前記第２半導体層と接触しており、
前記第３半導体層は前記第１トレンチゲートと前記第２トレンチゲートとの間に位置し、
前記第１半導体層及び前記第２半導体層のエネルギーギャップは前記第３半導体層のエネルギーギャップより小さく、
前記第３半導体層の絶縁破壊電界は前記第１半導体層及び前記第２半導体層の絶縁破壊電界より大きい、ダイオード。
請求項１において、
前記第２半導体層中の不純物濃度、前記第１トレンチゲートと前記第２トレンチゲートとの間の距離、前記第１トレンチゲートのゲート絶縁膜の厚み及び前記第２トレンチゲートのゲート絶縁膜の厚み、の組み合わせは、前記ダイオードに逆方向電圧が印加されている時、前記第１トレンチゲートの方から延びた空乏層の縁部の少なくとも一部と前記第２トレンチゲートの方から延びた空乏層の縁部の少なくとも一部とが前記第２半導体層でつながる、組み合わせである、ダイオード。