JP2004303883A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】ＬＤＭＯＳの高周波電力利得を向上させることのできる技術を提供する。
【解決手段】電極パッドを覆うパッシベーション膜の表面からシリコン基板の裏面までの距離を２００μｍ以下とする、あるいはｐ＋型ソース打ち抜き層９を形成する際にｐ型不純物を拡散させる箇所と第３ＬＤＭＯＳＴｒ３のチャネル領域との間に半導体層２ｂの表面からシリコン基板２ａに向かって絶縁膜または導電体が埋め込まれた２μｍ以上の深さの溝３６を形成し、この溝３６によってｐ＋型ソース打ち抜き層９のチャネル領域への広がりを抑えることにより、ソースのインダクタンスまたは抵抗を下げて、高周波電力利得を向上させる。
【選択図】 図１０

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、横型の電界効果トランジスタ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＬＤＭＯＳ・ＦＥＴ）を有する半導体装置およびその製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＬＤＭＯＳ・ＦＥＴ（以下、単にＬＤＭＯＳと記す）は、バイアス回路の簡素化、高電力利得など様々な長所をもたらすことことから、近年バイポーラ・トランジスタに代わり、携帯電話基地局またはデジタル・テレビ放送局送信機の高周波電力増幅に用いられている。
【０００３】
ＬＤＭＯＳは、ｐ＋基板上に成長させたｐエピタキシャル層に形成され、ゲート、ゲート端部下に達するｎ＋ソース領域、ゲート端部下に達するｎ−ドレイン領域、ゲート端部からｎ−ドレイン領域分だけ離れたｎ＋ドレイン領域、チャネル領域が形成されるｐウェルによって構成されている。
【０００４】
ＬＤＭＯＳのｎ＋ソース領域およびｎ＋ドレイン領域はチップ表面側に位置するが、ソース電極をチップ裏面側のｐ＋基板とするため、ｎ＋ソース領域は水平方向に拡散した低抵抗のｐ＋ソース打ち抜き層または導電体によってチップ裏面側のｐ＋基板に接続されている（例えば、特許文献１参照）。ｐ＋ソース打ち抜き層または導体膜を介してｎ＋ソース領域をｐ＋基板に接続することにより、ｎ＋ソース領域のインダクタンスまたは抵抗を下げて、ＬＤＭＯＳの高周波電力利得の低下を防止している。
【０００５】
【特許文献１】
特開平５−２１８３２１号公報
【０００６】
【発明が解決しようとする課題】
ＬＤＭＯＳにおいて、さらに高利得を得るためには、▲１▼ｐ＋基板の厚さを薄くする、▲２▼ｐ＋ソース打ち抜き層の平面積を拡大する、または▲３▼ｐ＋ソース打ち抜き層の濃度を高くすることによって、ｎ＋ソース領域のインダクタンスまたは抵抗を下げることが必要となる。しかしながら、上記方法においては、以下の課題があることを本発明者らは見いだした。
【０００７】
まず、▲１▼ｐ＋基板の厚さを薄くする方法では、ｐ＋基板の厚さを薄くするに従ってｐ＋基板の反り量が増大し、ウエハ（ＬＤＭＯＳが作り込まれた複数のチップを配列した平面略円形状の基板）の取り扱いが難しくなるという問題がある。特にｐ＋基板の裏面を研削して、ＬＤＭＯＳを覆うパッシベーション膜の表面からｐ＋基板の裏面までの厚さを２００μｍ以下とした後、ウエハ上に作られた１個１個のチップの良・不良を判定するプローブ検査工程において、ウエハ割れによる製造歩留まりの低下が生じた。すなわち、このプローブ検査ではウエハを測定用ステージに載置し、真空吸着した後に、ウエハを測定用ステージに載置した状態でプローブ測定部に移動し、プローブ（探針）をチップ表面側のゲート用電極パッドおよびドレイン用電極パッドに接触させてＬＤＭＯＳの特性測定が行われるが、ウエハの真空吸着またはウエハの搬送においてウエハに強い力が働き、容易にウエハが割れてしまう。
【０００８】
そこで、本発明者らは上記プローブ検査工程におけるウエハ割れの対策として、ウエハの裏面側にテープを貼り付けてウエハを補強する検討を行った。従来、ＬＤＭＯＳのｎ＋ソース領域は、前述したようにｐ＋ソース打ち抜き層または導電体を介してｐ＋基板に接続し、ｐ＋基板をソース電極としている。このため、ウエハの裏面側にテープを貼り付けるプローブ検査では、プローブ検査用のソース電極パッドをウエハの表面側に設ける必要がある。
【０００９】
しかしながら、ウエハの表面側にソース電極パッドを設けると、ソース電極パッドはゲート電極パッドとの間で寄生容量を持つため、正確なＬＤＭＯＳの高周波特性を測定することが難しくなる。またウエハの表面側に設けられたソース電極用のパッドを、各チップの周囲４辺に持つスクライブ領域に形成してゲート電極用のパッドから離すことにより、寄生容量を低減することも検討された。しかし、通常スクライブ領域には、ＴＥＧパターン、合わせ用パターン、寸法パターンなどが形成され、また縮小投影法を用いたリソグラフィ技術では、合わせ精度を高めるため、合わせ用のターゲット類は全てショットの最外周の四隅に置かれることから、ソース電極パッドを形成することができるスクライブ領域を全てのチップに提供することができない。
【００１０】
次に、▲２▼ｐ＋ソース打ち抜き層の平面積を拡大する方法では、ｐ＋ソース打ち抜き層がＬＤＭＯＳのチャネル領域に到達して、オン抵抗またはしきい値電圧が大きくなり、所望するＬＤＭＯＳの静特性が得られないという問題がある。ｐ＋ソース打ち抜き層がＬＤＭＯＳのチャネル領域に到達しないように、ｐ＋ソース打ち抜き層を形成する際のｐ型不純物の拡散開始箇所をチャネル領域から離すことができる。しかしながら、ｐ＋ソース打ち抜き層の深さをｐエピタキシャル層の厚さ以上とし、ｐ＋ソース打ち抜き層をウエハに到達させてｐエピタキシャル層の低抵抗成分がｎ＋ソース領域に入らないようにしなければならないため、ｐ型不純物の拡散開始箇所からゲートの端部までの距離をｐ＋ソース打ち抜き層の深さ以上とする必要がある。このため、単位ＬＤＭＯＳのピッチが大きくなり、ドレイン電流を確保するためには、ゲートフィンガー長を長くする必要がある。その結果、ゲートまたはドレイン配線電極の抵抗が増加し、また寄生インダクタンスまたは寄生容量が増加して、ＬＤＭＯＳの高周波特性を悪化させてしまう。
【００１１】
次に、▲３▼ｐ＋ソース打ち抜き層の濃度を高くする方法では、上記▲２▼と同様に、ｐ＋ソース打ち抜き層を形成する際のｐ型不純物の拡散開始箇所をチャネル領域から離す必要があり、ＬＤＭＯＳの高周波特性を悪化させてしまう。
【００１２】
本発明の目的は、ＬＤＭＯＳの高周波電力利得を向上させることのできる技術を提供することにある。
【００１３】
また、本発明の目的は、チップ小型化によりＬＤＭＯＳの取得数を向上することのできる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明は、ｐ＋型のシリコン基板上に素子形成領域および素子形成領域を囲むように配置されたスクライブ領域を有し、シリコン基板上の素子形成領域に形成されたｐ型の半導体層と、半導体層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ｎ＋型半導体領域からなるソースと、第１不純物濃度を有するｎ−型半導体領域および第１不純物濃度より高濃度の第２不純物濃度を有し、ｎ−型半導体領域よりゲート電極から離れた位置に設けられたｎ＋型半導体領域からなるドレインと、チャネル領域が形成されるｐ型ウェルと、ソースと電気的に接続され、シリコン基板の裏面に形成された電極とを含む横型の電界効果トランジスタにおいて、シリコン基板の表面側の素子形成領域内に、シリコン基板と電気的に接続された評価用のソース電極パッドが形成されているものである。
【００１７】
また、本発明は、ｐ＋型のシリコン基板上に形成されたｐ型の半導体層と、半導体層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ｎ＋型半導体領域からなるソースと、第１不純物濃度を有するｎ−型半導体領域と、第１不純物濃度より高濃度の第２不純物濃度を有し、ｎ−型半導体領域よりゲート電極から離れた位置に設けられたｎ＋型半導体領域とからなるドレインと、チャネル領域が形成されるｐ型ウェルと、半導体層に形成され、ソースを構成するｎ＋型半導体領域とシリコン基板とを電気的に接続するｐ＋型ソース打ち抜き層とを含む横型の電界効果トランジスタにおいて、ソースを構成するｎ＋型半導体領域とｐ＋型ソース打ち抜き層との間に半導体層の表面からシリコン基板に向かって溝が形成されているものである。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
（実施の形態１）
図１は、本実施の形態１である１チップに形成された１つの高周波パワートランジスタの一例を示す半導体基板の要部レイアウト図、図２は、ＬＤＭＯＳの一部を拡大した半導体基板の要部レイアウト図、図３は、図２のＡ−Ａ′線およびＢ−Ｂ′線における半導体基板の要部断面図である。図２および図３に示す第１ＬＤＭＯＳＴｒ１は繰り返しの最小単位であり、この単位素子である第１ＬＤＭＯＳＴｒ１が複数個並列に接続されて、図１に示す１つ高周波パワートランジスタが構成されている。
【００２１】
チップ１を構成する基板２は、例えば１〜１５ｍΩｃｍ程度の比抵抗を有するｐ＋型（第１導電型）のシリコン単結晶からなるシリコン基板（半導体基板）２ａ上に、例えば１０μｍ程度の厚さのｐ型の半導体層（例えば、気相成長法などにより形成されるエピタキシャル層）２ｂが形成された構成を有している。半導体層２ｂには、ｐ型ウェル３（第４半導体領域）が、例えばボロンなどのｐ型不純物をイオン注入法を用いて導入することにより形成されている。
【００２２】
基板２の主面（すなわち半導体層２ｂの主面）には、第１ＬＤＭＯＳＴｒ１が形成されている。第１ＬＤＭＯＳＴｒ１のゲート絶縁膜４は、例えば熱酸化法などによって形成された酸化シリコン膜からなる相対的に薄い絶縁膜である。第１ＬＤＭＯＳＴｒ１のゲート電極５は、例えば半導体層２ｂの主面上に形成された多結晶シリコン膜をリソグラフィ技術およびエッチング技術を用いてパターニングすることにより形成され、第１ＬＤＭＯＳＴｒ１のチャネル領域（図示は省略）は、ゲート電極５の下のｐ型ウェル３の上部に形成される。
【００２３】
第１ＬＤＭＯＳＴｒ１のソースはｎ＋型（第２導電型）半導体領域（第１半導体領域）６によって構成され、このｎ＋型半導体領域６は、ゲート電極５の一方の端部にまで延びるような状態でｐ型ウェル３に形成されている。また第１ＬＤＭＯＳＴｒ１のドレインはｎ−型半導体領域（第２半導体領域）７とｎ−型半導体領域７よりもｎ型不純物の濃度が高く設定されたｎ＋型半導体領域（第３半導体領域）８とによって構成される。ｎ−型半導体領域７は、ゲート電極５の他方の端部にまで延びるような状態で形成され、ｎ＋型半導体領域８は、ゲート電極５からｎ−型半導体領域７分だけ離間して形成されている。ｎ−型半導体領域７およびｎ＋型半導体領域６，８は、それぞれヒ素などのｎ型不純物をイオン注入法などを用いて導入することにより形成される。
【００２４】
半導体層２ｂには、ｐ＋型ソース打ち抜き層９，９ａが、例えばボロンなどのｐ型不純物をイオン注入法などを用いて導入することにより形成されている。ｐ＋型ソース打ち抜き層（第６半導体領域）９は、ソースを構成するｎ＋型半導体領域６に接して半導体層２ｂの表面からシリコン基板２ａに到達している。またｐ＋型ソース打ち抜き層９（第５半導体領域）ａも半導体層２ｂからシリコン基板２ａに到達しており、ｐ＋型ソース打ち抜き層９ａは、後述するチップ１の表面側に設けられるプローブ検査用のソース電極パッドとシリコン基板２ａとの間の半導体層２ｂに形成されている。
【００２５】
半導体層２ｂの主面上には、ゲート電極５を覆うように、例えば酸化シリコン膜などからなる絶縁膜１０が形成されている。絶縁膜１０には、ソースを構成するｎ＋型半導体領域６、ドレインを構成するｎ＋型半導体領域８、ｐ＋型ソース打ち抜き層９，９ａおよびゲート電極５の引き出し部５ａを露出するコンタクトホール１１が形成されている。
【００２６】
絶縁膜１０の上層には、１層目の配線によってソースを構成するｎ＋型半導体領域６とｐ＋型ソース打ち抜き層９とを接続するソース電極１２ａ、ドレインを構成するｎ＋型半導体領域８に接続するドレイン電極１２ｂ、隣接する２つのゲート電極５に接続するゲート接続電極１２ｃおよびｐ＋型ソース打ち抜き層９ａに接続するソース引き上げ電極１２ｄが形成されている。これら電極１２ａ〜１２ｄは、例えば絶縁膜１０の上層に堆積したアルミニウム合金膜などの金属膜をリソグラフィ技術およびエッチング技術を用いてパターニングすることにより形成することができる。さらにこれら電極１２ａ〜１２ｄを覆うように、例えば酸化シリコン膜などからなる絶縁膜１３が形成されており、絶縁膜１３には、ドレイン電極１２ｂ、ゲート接続電極１２ｃおよびソース引き上げ電極１２ｄを露出するコンタクトホール１４が形成されている。
【００２７】
絶縁膜１３の上層には、２層目の配線によってｐ＋型ソース打ち抜き層９ａにソース引き上げ電極１２ｄを介して電気的に接続するプローブ検査用のソース電極パッド１５ａ、ドレイン電極１２ｂに電気的に接続するドレイン電極パッド１５ｂ、ゲート電極５にゲート接続電極１２ｃを介して電気的に接続するゲート電極パッド１５ｃが形成されている。このように、ソース電極パッド１５ａ、ドレイン電極パッド１５ｂ、ゲート電極パッド１５ｃはチップ１の表面側に形成されていることから、１個１個のチップの良・不良を判定するプローブ検査工程において、プローブ（探針）を全てチップ１の表面側から接触させることができる。なおこれら電極パッド１５ａ〜１５ｃは、例えば絶縁膜１３の上層に堆積したアルミニウム合金膜などの金属膜をリソグラフィ技術およびエッチング技術を用いてパターニングすることにより形成することができる。
【００２８】
さらに、これら電極パッド１５ａ〜１５ｃを覆うように、パッシベーション膜１６が形成されており、パッシベーション膜１６には、電極パッド１５ａ〜１５ｃを露出する開口部１７が形成されている。またこれら電極パッド１５ａ〜１５ｃは、ウエハを１個１個のチップ１に切り分ける際の切り代となる約１００μｍ程度の幅のスクライブ領域にではなく、スクライブ領域以外の領域、すなわちチップ１上の素子形成領域に形成される。
【００２９】
シリコン基板２ａの裏面（半導体層２ｂを形成した面と反対側の面）には、例えば金属膜からなる裏面電極１８が形成されている。ソースを構成するｎ＋型半導体領域６は、ソース電極１２ａおよびｐ＋型ソース打ち抜き層９を介して裏面電極１８と電気的に接続されており、この裏面電極１８は、高周波パワートランジスタを駆動する際の第１ＬＤＭＯＳＴｒ１のソース用の電極となる。すなわち、チップ１の表面側に設けられたソース電極パッド１５ａはプローブ検査に用いられ、裏面電極１８はソース用の電極として高周波パワートランジスタの駆動に用いられる。
【００３０】
なお、シリコン基板２の裏面に裏面電極１８を形成する前に、シリコン基板２ａを研削することにより、パッシベーション膜１６の表面からシリコン基板２ａの裏面までの厚さを２００μｍ以下としている。このように、シリコン基板２ａの厚さを薄くすることにより、ソースの抵抗またはインダクタンスを低減することができる。またチップ１の表面側に設けられたプローブ検査用のソース電極パッド１５ａは、１層目または２層目の配線を引きまわすのではなく、半導体層２ｂに形成されたｐ＋型ソース打ち抜き層９，９ａおよびシリコン基板２ａを介してソース電極１２と電気的に接続されているので、ソース電極パッド１５ａをチップ１の表面側に形成しても寄生容量の増加を抑えることができる。
【００３１】
図４（ａ）に、リソグラフィ技術の露光工程における１ショットのマトリックスを示し、図４（ｂ）に、１ショットにおいてスクライブ領域に設けられる各種パターンの配置図の一例を示す。図４（ｂ）中、１は１つのチップ、ＳＷはウエハ、ＳＬはチップの周囲４辺に設けられ、ウエハを１個１個のチップに切り分ける際の切り代となるスクライブ領域である。ここで１ショットとは、リソグラフィ技術において、１回の露光でウエハ上に転写される領域を言い、通常１ショットで複数のチップ（図４（ｂ）では、１ショットで３９個のチップ）が露光される。
【００３２】
１ショットＳＴの最外周のスクライブ領域ＳＬには、打ち消し防止パターン１９、合わせマーク２０、合わせ用パターン２１、マスクＱＣ用パターン（長寸法）２２、膜厚検査パターン２３、ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）原点パターン２４などが配置され、さらに１ショットＳＴ内のスクライブ領域ＳＬには、マスクＱＣ用パターン（小寸法）２５、ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）パターン２６などが配置されている。しかし前記第１ＬＤＭＯＳＴｒ１で説明したように、本実施の形態１の高周波パワートランジスタでは、ソース電極パッドがスクライブ領域ＳＬ以外の領域、すなわち高周波パワートランジスタが形成されるチップ１上の素子形成領域に形成されるので、上記スクライブ領域ＳＬに形成される上記各種パターンを削除することなく、全てのチップ１にソース電極パッドを形成することができる。
【００３３】
次に、本実施の形態１である高周波パワートランジスタの第１のプローブ検査方法および第２のプローブ検査方法について説明する。まず、図５を用いて第１のプローブ検査方法を説明し、続いて図６を用いて第２のプローブ検査方法を説明する。
【００３４】
第１のプローブ検査方法は、例えば以下のように行う。まず図５（ａ）に示すように、ウエハ（ＬＤＭＯＳが作り込まれた複数のチップを配列した平面略円形状の基板）２７を用意する。パッシベーション膜（前記第１ＬＤＭＯＳＴｒ１での符号１６）の表面からシリコン基板（前記第１ＬＤＭＯＳＴｒ１での符号２ａ）の裏面までの厚さを２００μｍ以下としていることから、４ｍｍ程度の反り（図５（ａ）中の距離Ｌ０）が生じている。
【００３５】
次に、図５（ｂ）に示すように、ウエハ２７の裏面側に補強テープ２８を貼り付けて、ウエハ２７の反りを低減させる。補強テープ２８は、例えばＵＶテープ（紫外線によって化学特性が変化するテープ）を例示することができる。次いで図５（ｃ）に示すように、プローブ検査装置２９のステージ３０上に補強テープ２８を貼り付けたウエハ２７を載せ、真空吸着によりウエハ２７をステージ３０に固定させる。この際、補強テープ２８によってウエハ２７の反りが低減されているので、真空吸着でウエハ２７をステージ３０に引き寄せても、ウエハ２７がステージ３０に強く当たらず、ウエハ２７の割れを防ぐことができる。
【００３６】
次に、図５（ｄ）に示すように、ウエハ２７を搭載したステージ３０をプローブ測定部３１に移動させる。次いで図５（ｅ）に示すように、ウエハ２７の表面側に形成されたソース電極パッド（前記第１ＬＤＭＯＳＴｒ１での符号１５ａ）、ドレイン電極パッド（前記第１ＬＤＭＯＳＴｒ１での符号１５ｂ）、ゲート電極パッド（前記第１ＬＤＭＯＳＴｒ１での符号１５ｃ）にそれぞれプローブ３１ａを接触させて、１個１個のチップにおいて特性測定を行う。ウエハ２７の裏面側には補強テープ２８が貼り付けられているため、裏面電極１８をソース用の電極として使えないが、これに代わってプローブ検査では、ウエハ２７の表面側に形成されたソース電極パッドを用いる。なお予め高周波パワートランジスタの全電極パッドの配置に合わせてプローブを配置したプローブカードを用いてもよい。
【００３７】
次に、図５（ｆ）に示すように、測定が終了した後、ウエハ２７を搭載したステージ３０を、ウエハ２７をセットした初めの箇所に移動する。次いで図５（ｇ）に示すように、ウエハ２７は１個１個のチップに切り分けられた後（ダイシング工程）、補強テープ２８から良品チップが剥がされて、さらにマウント工程、ボンディング工程を経て、良品チップがパッケージに封止される。ダイシング工程では、ウエハ２７の裏面側に補強テープ２８を貼り付けた状態で、補強テープ２８の周辺部をキャリア治具３２に接着、固定した後、ダイヤモンドブレード（ダイヤモンド微粒を貼り付けた極薄の円形刃）３３などを使ってウエハ２７をダイシングすることにより、ウエハ２７をスクライブ領域に沿って縦横に切断し、チップを個片化する。従って、補強テープ２８がダイシングテープを兼ねることができるため、補強テープ２８を貼り付けた状態でウエハ２７をプローブ検査装置２９からダイシング装置へ搬送することができるので、ウエハ２７の取り扱いが容易となり、またダイシングテープを貼り付ける作業が無くなり、ウエハ２７を取り扱う工程が減るので、ウエハ２７の割れを低減することができる。なおダイシングでは、ウエハ２７はスクライブ領域に沿って切断されるが、ダシシング後もチップの周辺にスクライブ領域の一部は残っている。
【００３８】
第２のプローブ検査方法は、例えば以下のように行う。まず前記図５（ａ）〜図５（ｆ）に示した工程と同様に、ウエハ２７の裏面側に補強テープ２８を貼り付けて、ウエハ２７の反りを低減させた後（図６（ｂ））、プローブ検査装置２９のステージ３０上に補強テープ２８を貼り付けたウエハ２７を載せ、真空吸着によりウエハ２７をステージ３０に固定させる（図６（ｃ））。次に、ウエハ２７を搭載したステージ３０をプローブ測定部３１に移動させた後（図６（ｄ））、ウエハ２７の表面側に形成されたソース電極パッド（前記第１ＬＤＭＯＳＴｒ１での符号１５ａ）、ドレイン電極パッド（前記第１ＬＤＭＯＳＴｒ１での符号１５ｂ）、ゲート電極パッド（前記第１ＬＤＭＯＳＴｒ１での符号１５ｃ）にそれぞれプローブ３１ａを接触させて、１個１個のチップにおいて特性測定を行う（図６（ｅ））。ここでも裏面電極１８に代わって、プローブ検査ではウエハ２７の表面側に形成されたソース電極パッドを用いる。次に、測定が終了した後、ウエハ２７を搭載したステージ３０を、ウエハ２７をセットした初めの箇所に移動する（図６（ｆ））。
【００３９】
次に、図６（ｇ）に示すように、ウエハ２７の裏面側から補強テープ２８を剥がした後、図６（ｈ）に示すように、ウエハ２７の裏面側にダイシングテープ３４を貼り付ける。その後、ウエハ２７は１個１個のチップに切り分けられた後（ダイシング工程）、ダイシングテープ３４から良品チップが剥がされて、さらにマウント工程、ボンディング工程を経て、良品チップがパッケージに封止される。ウエハ２７の裏面側に貼り付けた補強テープ２８を剥がし、ダイシングテープ３４に貼り替えることにより、それぞれのテープ材質の選択度を増すことができる。
【００４０】
図７は、本実施の形態１である１チップに形成された１つの高周波パワートランジスタの他の例を示す半導体基板の要部レイアウト図、図８は、ＬＤＭＯＳの一部を拡大した半導体基板の要部レイアウト図、図９は、図８のＣ−Ｃ′線およびＤ−Ｄ′線における半導体基板の要部断面図である。
【００４１】
第２ＬＤＭＯＳＴｒ２は、前記第１ＬＤＭＯＳＴｒ１同様に、基板２上にｐ型ウェル３、ゲート絶縁膜４、ゲート電極５、ｎ＋型半導体領域６からなるソース、ｎ−型半導体領域７およびｎ＋型半導体領域８からなるドレイン、ｐ＋型ソース打ち抜き層９，９ａによって構成されている。しかし、第２ＬＤＭＯＳＴｒ２では、１層目の配線によって各々の電極パッドが構成されている。
【００４２】
すなわち、半導体層２ｂの主面に形成された絶縁膜１０の上層には、１層目の配線によってソースを構成するｎ＋型半導体領域６とｐ＋型ソース打ち抜き層９とを接続するソース電極３５ａ、ドレインを構成するｎ＋型半導体領域８に接続するドレイン電極パッド３５ｂ、ゲート電極５の引き出し部５ａに接続するゲート電極パッド３５ｃおよびｐ＋型ソース打ち抜き層９ａに接続するソース電極パッド３５ｄが形成されており、電極パッド３５ｂ〜３５ｄが１層目の配線によってチップ１の表面側に形成される。なおこれら電極３５ａおよび電極パッド３５ｂ〜３５ｄは、例えば絶縁膜１０の上層に堆積したアルミニウム合金膜などの金属膜をリソグラフィ技術およびエッチング技術を用いてパターニングすることにより形成することができる。
【００４３】
なお、本実施の形態１では、ウエハ２７を１個１個のチップに切り分ける際、ウエハ２７をダイシング（スクライブ領域をダイヤモンドブレードで削る作業）したが、ウエハ２７をスクライビング（スクライブ領域にプレードで傷を付けてウエハを割る作業）して、チップを個片化してもよい。
【００４４】
このように、本実施の形態１によれば、ソースのインダクタンスまたは抵抗を下げるために、基板２の主面上に第１ＬＤＭＯＳＴｒ１，Ｔｒ２を形成した後、シリコン基板２ａの裏面を研削して、パッシベーション膜１６の表面からシリコン基板２ａの裏面までの厚さを２００μｍ以下とするが、ウエハ２７の裏面側（シリコン基板２ａの裏面）に補強テープ２８を貼り付けることにより、ウエハ２７の真空吸着またはウエハ２７の搬送などにおけるウエハ２７の割れを低減することができる。またウエハ２７の裏面側に補強テープ２８を貼り付けた場合は、チップ１の表面側に設けたソース電極パッド１５ａ，３５ｄを用いたプローブ検査が行われるが、１層目または２層目の配線を引きまわすのではなく、半導体層２ｂに形成したｐ＋型ソース打ち抜き層９，９ａおよびシリコン基板２ａを介してソースを構成するｎ＋型半導体領域６とソース電極パッド１５ａ，３５ｄとを電気的に接続するので、チップ１の表面側にソース電極パッド１５ａ，３５ｄを設けることによる寄生容量の増加を抑えることができる。またソース電極パッド１５ａ，３５ｄはスクライブ領域ＳＬ以外の領域、すなわちチップ１上の素子形成領域に形成されるので、スクライブ領域ＳＬに配置される各種パターンを削除することなく、全てのチップ１に対してソース電極パッド１５ａ，３５ｄを提供することができる。
【００４５】
（実施の形態２）
図１０は、本実施の形態２であるＬＤＭＯＳの一例を示す半導体基板の要部レイアウト図、図１１は、図１０のＥ−Ｅ′線およびＦ−Ｆ′線における要部断面図である。
【００４６】
第３ＬＤＭＯＳＴｒ３は、前記実施の形態１の第１ＬＤＭＯＳＴｒ１とほぼ同じ構造であるが、ｐ＋型ソース打ち抜き層９を形成する際にｐ型不純物を拡散させる箇所と第３ＬＤＭＯＳＴｒ３のチャネル領域との間に半導体層２ｂの表面からシリコン基板２ａに向かって深さ２μｍ以上の溝３６が形成されている。この溝３６は、ｐ＋型ソース打ち抜き層９を形成する前に形成されて、ｐ＋型ソース打ち抜き層９がチャネル領域へ広がるのを防ぐ働きをしている。なお溝３６の内部には絶縁膜３７または導体膜（例えばタングステンまたは多結晶シリコン）が埋め込まれている。
【００４７】
また、第３ＬＤＭＯＳＴｒ３は、前記実施の形態１の第１ＬＤＭＯＳＴｒ１と同様に、パッシベーション膜１６の表面からシリコン基板２ａの裏面の厚さを２００μｍ以下としており、これにより、ソースのインダクタンスまたは抵抗を低減することができる。
【００４８】
図１２に、溝を形成したＬＤＭＯＳおよび溝を形成しないＬＤＭＯＳのドレイン電流（Ｉｄ）とゲート電圧（Ｖｇｓ）との関係をシミュレーションで求めた結果を示す。図中に挿入したＬＤＭＯＳの概略断面図に示すように、溝３６を形成したＬＤＭＯＳでは、ゲート電極５の端部から約４μｍ程度離れた箇所からｐ＋型ソース打ち抜き層を形成するためのｐ型不純物が導入され、溝３６を形成しないＬＤＭＯＳでは、ゲート電極５の端部から約７μｍ程度離れた箇所からｐ＋型ソース打ち抜き層を形成するためのｐ型不純物が導入されている。また溝３６の深さは２μｍ、その幅は１．８μｍ、半導体層２ｂの厚さは１０μｍとした。図からわかるように、溝を形成したＬＤＭＯＳのドレイン電流は、溝を形成しないＬＤＭＯＳのドレイン電流よりも大きくなり、溝を形成したＬＤＭＯＳでは、溝を形成しないＬＤＭＯＳよりも、Ｉｄ＝（２．５Ａ−２．０Ａ）／ΔＶｇｓでのｇｍを２０％程度増加することができる。
【００４９】
図１３に、溝を形成したＬＤＭＯＳおよび溝を形成しないＬＤＭＯＳのドレイン電流（Ｉｄ）とドレイン電圧（Ｖｄｓ）との関係をシミュレーションで求めた結果を示す。ＬＤＭＯＳの構造は、前記図１２に挿入したＬＤＭＯＳの概略断面図と同じである。図からわかるように、溝を形成したＬＤＭＯＳでは、溝を形成しないＬＤＭＯＳよりも、Ｉｄ＝２．５ＶでのＲｏｎを２４．５％程度低減することができ、また飽和電流を３．２％程度増加することができる。
【００５０】
このように、溝を設けることによりｐ＋型ソース打ち抜き層のチャネル領域への広がりを抑えることができるので、単位ＬＤＭＯＳのセルピッチを増大させることなく、ｐ＋型ソース打ち抜き層を広げるまたはｐ＋型ソース打ち抜き層の不純物濃度を高くすることができる。これにより、ソースのインダクタンスまたは抵抗を下げて、高周波電力利得を向上させることができる。
【００５１】
また、溝を設けることにより、単位ＬＤＭＯＳのセルピッチを縮小して、チップをシュリンクすることができる。以下、図１４および図１５を用いて、チップシュリンクについて説明する。なお図１４および図１５においてＸ方向とはゲート長方向であり、Ｙ方向とはゲート幅方向である。
【００５２】
図１４（ａ）に、溝を形成しないＬＤＭＯＳの要部レイアウト図、図１４（ｂ）に溝を形成したＬＤＭＯＳの要部レイアウト図を示す。図１４（ａ）に示す溝を形成しないＬＤＭＯＳのレイアウトでは、ゲート電極５が４本あり、ゲート幅をＬ１とすると、レイアウト全体のゲート幅Ｗｇは（４×Ｌ１）μｍとなる。次に、ゲート幅Ｗｇを変えずに溝を形成したＬＤＭＯＳを配置して、チップシュリンクを考える。まず溝を形成したＬＤＭＯＳでは、溝によってｐ＋型ソース打ち抜き層の広がりが抑えられるので、Ｘ方向のシュリンクが可能となる。さらにＸ方向がシュリンクされると、図１４（ｂ）に示すように、溝を形成したＬＤＭＯＳのレイアウトでは、ゲート電極５を例えば、６本配置することができて、ゲート幅をＬ２とすると、レイアウト全体のゲート幅Ｗｇは（６×Ｌ２）μｍとなる。ゲート幅Ｗｇは変わらないことから、４×Ｌ１＝６×Ｌ２の関係が成り立ち、Ｌ２＝（２／３）Ｌ１となって、Ｌ２はＬ１よりも小さくなる。すなわち、Ｘ方向をシュリンクすることによって、Ｙ方向をもシュリンクすることが可能となる。
【００５３】
図１５（ａ）に、多段に配置した溝を形成しないＬＤＭＯＳの要部レイアウト図、図１５（ｂ）に、多段に配置した溝を形成したＬＤＭＯＳの要部レイアウト図を示す。図１５（ａ）に示した単位セルあたりのゲート幅Ｗｕをａμｍとすると、図１５（ａ）のレイアウト全体のゲート幅Ｗｕは、（１２×ａ）μｍとなる。図１５（ｂ）に示す溝を形成したＬＤＭＯＳでは、溝を設けることによってｐ＋型ソース打ち抜き層の広がりが抑えられるので、Ｘ方向のシュリンクが可能となる。従って、溝を形成しないＬＤＭＯＳおよび溝を形成したＬＤＭＯＳのチップ全体のＸ方向が同じであれば、溝を形成したＬＤＭＯＳでＸ方向をシュリンクし、空いた領域にＬＤＭＯＳ（例えば、図１５（ａ）の下１列の４つのＬＤＭＯＳ）を配置することにより、同じゲート幅Ｗｕ（（１２×ａ）μｍ）を実現できる。これにより、Ｙ方向を縮めることができる。
【００５４】
次に、前記第３ＬＤＭＯＳＴｒ３の第１の製造方法を図１６〜図１８に示す半導体基板の要部断面図を用いて工程順に説明する。
【００５５】
まず、図１６（ａ）に示すように、基板２を用意する。この段階の基板２は平面略円形状の部材からなり、シリコン基板２ａと、その主面に形成された半導体層２ｂとを有している。シリコン基板２ａは、例えばチョクラルスキー法などのような結晶引き上げ法により形成されたｐ＋型のシリコン単結晶からなり、その抵抗率は、例えば１〜１５ｍΩｃｍであり、半導体層２ｂは、例えばエピタキシャル法により形成されたｐ型のシリコン単結晶からなり、その厚さは、例えば１０μｍ程度である。
【００５６】
次に、基板２を熱酸化して半導体層２ｂの表面に厚さ０．０１μｍ程度の薄い酸化シリコン膜３８を形成し、次いでその上層にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で厚さ０．１μｍ程度の窒化シリコン膜３９を堆積する。この後、レジストパターンをマスクとして窒化シリコン膜３９、酸化シリコン膜３８および半導体層２ｂを順次エッチングすることにより、半導体層２ｂに深さ２μｍ、幅１．８μｍ程度の溝３６を形成する。
【００５７】
次に、図１６（ｂ）に示すように、半導体層２ｂ上にＣＶＤ法で絶縁膜３７、例えば酸化シリコン膜を堆積した後、絶縁膜３７をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法で研磨して、溝３６の内部に絶縁膜３７を残す。続いて基板２を熱処理することにより、溝３６に埋め込んだ絶縁膜３７を焼き締めする。その後、熱リン酸を用いて窒化シリコン膜３９を除去し、続いてフッ酸系の水溶液を用いて酸化シリコン膜３８を除去する。
【００５８】
次に、図１７（ａ）に示すように、半導体層２ｂの主面上にリソグラフィ技術によりレジストパターン４０を形成した後、そのレジストパターン４０をマスクとして、ｐ型不純物、例えばボロンをドーズ量１０１６ｃｍ−２台、エネルギー１００ｋｅＶの条件で半導体層２ｂに選択的にイオン注入する。続いて図１７（ｂ）に示すように、基板２に、例えば１２００℃、７０分の熱処理を施すことにより、ｐ＋型ソース打ち抜き層９，９ａを形成する。このｐ＋型ソース打ち抜き層９，９ａは、半導体層２ｂの表面からシリコン基板２ａまで達するように形成されており、シリコン基板２ａと電気的に接続される。
【００５９】
次に、図１８（ａ）に示すように、半導体層２ｂの一部を覆うレジストパターンをマスクとして、ｐ型不純物、例えばボロンをドーズ量１０１３ｃｍ−２台、エネルギー６０ｋｅＶの条件で半導体層２ｂに選択的にイオン注入した後、基板２に例えば１０００℃、３０分の熱処理を施すことにより、ｐ型ウェル３を形成する。ｐ型ウェル３は、第３ＬＤＭＯＳＴｒ３のチャネル領域となる部分でもある。
【００６０】
次に、基板２に対して洗浄処理を施し、半導体層２ｂの主面の清浄面を露出させた状態で、例えばウェット酸化処理を施すことにより、半導体層２ｂの活性領域の表面に、例えば厚さ１０〜５０ｎｍ程度の酸化シリコンからなるゲート絶縁膜４を形成する。続いて基板２の主面上に、例えば低抵抗な多結晶シリコンなどのような導体膜をＣＶＤ法により堆積した後、これをレジストパターンをマスクとしたドライエッチングによりパターニングすることにより、導体膜からなるゲート電極５を形成する。
【００６１】
次に、基板２の主面上にドレインが形成される領域が露出され、それ以外が覆われるようなレジストパターンをマスクとして、ｎ型不純物、例えばヒ素またはリンを半導体層２ｂにイオン注入することにより、ドレインの一部を構成するｎ−型半導体領域７を形成する。ｎ−型半導体領域７は、その端部がゲート電極５のドレイン側端部に重なる（ほぼ一致する）ように形成されている。その後、基板２に対して熱処理を施す。
【００６２】
次に、基板２の主面上に、ソースおよびドレインの他の一部が形成される領域が露出され、それ以外が覆われるようなレジストパターンをマスクとして、ｎ型不純物、例えばヒ素をイオン注入することにより、ソースを構成するｎ＋型半導体領域６およびドレインの他の一部を構成するｎ＋型半導体領域８を形成する。ドレインの他の一部を構成するｎ＋型半導体領域８は、その端部が上記ｎ−型半導体領域７分だけゲート電極５から離れた位置に形成されている。またソースを構成するｎ＋型半導体領域６は、その端部がゲート電極５のソース側端部に重なる（ほぼ一致する）ように形成されている。このｎ＋型半導体領域６，８を形成する時のイオン注入条件は、例えばドーズ量１０１５ｃｍ−２台程度、エネルギー８０ｋｅＶである。その後、基板２に対して熱処理を施す。
【００６３】
次に、図１８（ｂ）に示すように、基板２の主面上に、例えば酸化シリコンなどからなる絶縁膜１０をＣＶＤ法により堆積する。続いて絶縁膜１０にソースを構成するｎ＋型半導体領域６、ドレインを構成するｎ＋型半導体領域８、ｐ＋型ソース打ち抜き層９、９ａおよびゲート電極５の引き出し部を露出するコンタクトホール１１をリソグラフィ技術およびエッチング技術により形成する。次いで、基板２の主面上に金属膜、例えばアルミニウム合金膜をスパッタリング法により堆積する。続いてその金属膜をリソグラフィ技術およびエッチング技術によりパターニングすることにより、１層目の配線によってソースを構成するｎ＋型半導体領域６とｐ＋型ソース打ち抜き層９とを接続するソース電極１２ａ、ドレインを構成するｎ＋型半導体領域８に接続するドレイン電極１２ｂ、隣接する２つのゲート電極５に接続するゲート接続電極１２ｃおよびｐ＋型ソース打ち抜き層９ａに電気的に接続するソース引き上げ電極１２ｄを形成する。
【００６４】
次に、基板２の主面上に、例えば酸化シリコンなどからなる絶縁膜１３をＣＶＤ法により堆積する。続いて絶縁膜１３にドレイン電極１２ｂ、ゲート接続電極１２ｃおよびソース引き上げ電極１２ｄを露出するコンタクトホール１４をリソグラフィ技術およびエッチング技術により形成する。次いで、基板２の主面上に金属膜、例えばアルミニウム合金膜をスパッタリング法によりパターニングすることにより、２層目の配線によってソース引き上げ電極１２ｄに電気的に接続するソース電極パッド１５ａ、ドレイン電極１２ｂに電気的に接続するドレイン電極パッド１５ｂ、ゲート接続電極１２ｃに電気的に接続するゲート電極パッド１５ｃを形成する。その後、基板２の主面上をパッシベーション膜で覆い、そのパッシベーション膜に、電極パッド１５ａ〜１５ｃを露出する開口部を形成する。これにより、前記第３ＬＤＭＯＳＬ３が略完成する。
【００６５】
次に、前記第３ＬＤＭＯＳＴｒ３の第２の製造方法を図１９〜図２１に示す半導体基板の要部断面図を用いて工程順に説明する。
【００６６】
まず、図１９（ａ）に示すように、前記図１６（ａ）を用いて説明した製造方法と同様にして、シリコン基板２ａと、その主面に形成された半導体層２ｂとを有する基板２を用意し、半導体層２ｂに溝３６を形成する。
【００６７】
次に、図１９（ｂ）に示すように、半導体層２ｂの主面上にリソグラフィ技術によりレジストパターン４１を形成した後、そのレジストパターン４１をマスクとして、ｐ型不純物、例えばボロンをドーズ量１０１６ｃｍ−２台、エネルギー１００ｋｅＶの条件で半導体層２ｂに選択的にイオン注入する。続いて図２０（ａ）に示すように、基板２に、例えば１２００℃、７０分の熱処理を施すことにより、ｐ＋型ソース打ち抜き層９，９ａを形成する。
【００６８】
次に、図２０（ｂ）に示すように、半導体層２ｂ上にＣＶＤ法で絶縁膜３７、例えば酸化シリコン膜を堆積した後、絶縁膜３７をＣＭＰ法で研磨して、溝３６の内部に絶縁膜３７を残す。続いて基板２を熱処理することにより、溝３６に埋め込んだ絶縁膜３７を焼き締めする。その後、前記図１８を用いて説明した製造方法と同様にして、前記第３ＬＤＭＯＳＴｒ３を形成する。
【００６９】
次に、本実施の形態２であるＬＤＭＯＳの他の例を図２１、図２２および図２３に示す半導体基板の要部レイアウト図を用いて説明する。図２１に第４ＬＤＭＯＳＴｒ４、図２２に第５ＬＤＭＯＳＴｒ５、図２３に第６ＬＤＭＯＳＴｒ６を示す。
【００７０】
まず、図２１に示す第４ＬＤＭＯＳＴｒ４は、前記実施の形態１の第２ＬＤＭＯＳＴｒ２に、前記第３ＬＤＭＯＳＴｒ３と同様のｐ＋型ソース打ち抜き層９を囲む溝３６を設けている。
【００７１】
図２２に示す第５ＬＤＭＯＳＴｒ５は、前記第３ＬＤＭＯＳＴｒ３と同様のｐ＋型ソース打ち抜き層９を囲む溝３６を設けているが、ソースを構成するｎ＋型半導体領域は、１層目の配線からなるソース電極４２ａを介してチップの表面側に設けられたソース電極パッド１５ａに電気的に接続されている。すなわち、１層目の配線によってソースを構成するｎ＋型半導体領域とｐ＋型ソース打ち抜き層９とを接続するソース電極４２ａ、ドレインを構成するｎ＋型半導体領域に接続するドレイン電極４２ｂおよびゲート電極５の引き出し部５ａに接続するゲート接続電極４２ｃが形成されており、ソース電極４２ａがコンタクトホール４３を通して２層目の配線によって構成されるソース電極パッド１５ａに接続されている。
【００７２】
図２３に示す第６ＬＤＭＯＳＴｒ６は、ｐ＋型ソース打ち抜き層９の周辺を全て囲まずに、ソースを構成するｎ＋型半導体領域と平行する領域のみに溝３６を設けている。
【００７３】
なお、本実施の形態２では、プローブ検査用のソース電極パッド１５ａを全てチップ１の表面側に設けたが、チップ１の表面側に設けずに、シリコン基板２ａの裏面に形成する裏面電極１８をプローブ検査時のソース用の電極としてもよい。この場合、前記実施の形態１で用いた補強テープ２８をウエハ２７の裏面側に貼り付けることができないが、本実施の形態２では、ｐ＋型ソース打ち抜き層９の不純物濃度を高くして、ソースのインダクタまたは抵抗を下げることができるので、基板の厚さが２４０μｍ程度であっても高周波電力利得の低下を防止することができる。
【００７４】
図２４に、裏面電極をプローブ検査時のソース用の電極としたＬＤＭＯＳの一例である半導体基板の要部レイアウト図、図２５に、図２４のＧ−Ｇ′線およびＨ−Ｈ′線における半導体基板の要部断面図を示す。
【００７５】
第７ＬＤＭＯＳＴｒ７に形成されるｐ＋型ソース打ち抜き層９は、半導体層２ｂの主面からシリコン基板２に達しており、前記第３ＬＤＭＯＳＴｒ３と同様に、ｐ＋型ソース打ち抜き層９を形成する際にｐ型不純物を拡散させる箇所とチャネル領域との間に半導体層２ｂの表面からシリコン基板２ａに向かって深さ２μｍ以上の溝３６が形成されている。しかし、第７ＬＤＭＯＳＴｒ７では、チップ１の表面側にプローブ検査用のソース電極パッドは形成されないことから、前記第３ＬＤＭＯＳＴｒ３において設けられたｐ＋型ソース打ち抜き層９ａ、ソース引き上げ電極１２ｄおよびソース電極パッド１５ａは形成されない。
【００７６】
このように、本実施の形態２によれば、ｐ＋型ソース打ち抜き層９を形成する際にｐ型不純物を拡散させる箇所とＬＤＭＯＳのチャネル領域との間に半導体層２ｂの表面からシリコン基板２ａに向かって溝３６を形成することにより、ｐ＋型ソース打ち抜き層９のチャネル領域への広がりを抑えることができる。これにより、単位ＬＤＭＯＳのセルピッチを増大させることなく、ｐ＋型ソース打ち抜き層９を広げるまたはｐ＋型ソース打ち抜き層９の不純物濃度を高くすることができるので、ソースのインダクタンスまたは抵抗を下げて、高周波電力利得を向上させることができる。さらに単位ＬＤＭＯＳのセルピッチを縮小できることから、チップシュリンクが可能となる。
【００７７】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００７８】
例えば、前記実施の形態では、本発明をｎチャネル型のＬＤＭＯＳに適用した場合について説明したが、ｐチャネル型のＬＤＭＯＳにも適用することが可能である。
【００７９】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００８０】
トランジスタの特性、特に高周波利得を向上させることが出来る。さらに、トランジスタおよびチップの小型化を図ることが出来る。
【図面の簡単な説明】
【図１】本実施の形態１である１チップに形成された１つの高周波パワートランジスタの一例を示す半導体基板の要部レイアウト図である。
【図２】図１のＬＤＭＯＳの一部を拡大した半導体基板の要部レイアウト図である。
【図３】図２のＡ−Ａ′線およびＢ−Ｂ′線における半導体基板の要部断面図である。
【図４】（ａ）は、リソグラフィ技術の露光工程における１ショットのマトリックス、（ｂ）は、１ショットにおける各パターンの配置図である。
【図５】本実施の形態１である高周波パワートランジスタの第１のプローブ検査方法を示す図である。
【図６】本実施の形態１である高周波パワートランジスタの第２のプローブ検査方法を示す図である。
【図７】本実施の形態１である１チップに形成された１つの高周波パワートランジスタの他の例を示す半導体基板の要部レイアウト図である。
【図８】図７のＬＤＭＯＳの一部を拡大した半導体基板の要部レイアウト図である。
【図９】図８のＣ−Ｃ′線およびＤ−Ｄ′線における半導体基板の要部レイアウト図である。
【図１０】本実施の形態２であるＬＤＭＯＳの一例を示す半導体基板の要部レイアウト図である。
【図１１】図１０のＥ−Ｅ′線およびＦ−Ｆ′線における半導体基板の要部断面図である。
【図１２】溝を形成したＬＤＭＯＳおよび溝を形成しないＬＤＭＯＳのドレイン電流とゲート電圧との関係をシミュレーションで求めた結果を示すグラフ図である。
【図１３】溝を形成したＬＤＭＯＳおよび溝を形成しないＬＤＭＯＳのドレイン電流とドレイン電圧との関係をシミュレーションで求めた結果を示すグラフ図である。
【図１４】（ａ）は、溝を形成しないＬＤＭＯＳの要部レイアウト図、（ｂ）は、溝を形成したＬＤＭＯＳの要部レイアウト図である。
【図１５】（ａ）は、多段に配置した溝を形成しないＬＤＭＯＳの要部レイアウト図、（ｂ）は、多段に配置した溝を形成したＬＤＭＯＳの要部レイアウト図である。
【図１６】本実施の形態２であるＬＤＭＯＳの第１の製造方法を工程順に示す半導体基板の要部断面図である。
【図１７】本実施の形態２であるＬＤＭＯＳの第１の製造方法を工程順に示す半導体基板の要部断面図である。
【図１８】本実施の形態２であるＬＤＭＯＳの第１の製造方法を工程順に示す半導体基板の要部断面図である。
【図１９】本実施の形態２であるＬＤＭＯＳの第２の製造方法を工程順に示す半導体基板の要部断面図である。
【図２０】本実施の形態２であるＬＤＭＯＳの第２の製造方法を工程順に示す半導体基板の要部断面図である。
【図２１】本実施の形態２であるＬＤＭＯＳの他の例を示す半導体基板の要部レイアウト図である。
【図２２】本実施の形態２であるＬＤＭＯＳの他の例を示す半導体基板の要部レイアウト図である。
【図２３】本実施の形態２であるＬＤＭＯＳの他の例を示す半導体基板の要部レイアウト図である。
【図２４】プローブ検査用のソース電極をシリコン基板としたＬＤＭＯＳＴの一例を示す半導体基板の要部レイアウト図である。
【図２５】図２４のＧ−Ｇ′線およびＨ−Ｈ′線における半導体基板の要部断面図である。
【符号の説明】
１ チップ
２ 基板
２ａ シリコン基板（半導体基板）
２ｂ 半導体層
３ ｐ型ウェル（第４半導体領域）
４ ゲート絶縁膜
５ ゲート電極
５ａ ゲート電極の引き出し部
６ ｎ＋型半導体領域（第１半導体領域）
７ ｎ−型半導体領域（第２半導体領域）
８ ｎ＋型半導体領域（第３半導体領域）
９ ｐ＋型ソース打ち抜き層（第６半導体領域）
９ａ ｐ＋型ソース打ち抜き層（第５半導体領域）
１０ 絶縁膜
１１ コンタクトホール
１２ａ ソース電極
１２ｂ ドレイン電極
１２ｃ ゲート接続電極
１２ｄ ソース引き上げ電極
１３ 絶縁膜
１４ コンタクトホール
１５ａ ソース電極パッド
１５ｂ ドレイン電極パッド
１５ｃ ゲート電極パッド
１６ パッシベーション膜
１７ 開口部
１８ 裏面電極
１９ 打ち消し防止パターン
２０ 合わせマーク
２１ 合わせ用パターン
２２ マスクＱＣ用パターン（長寸法）
２３ 膜厚検査パターン
２４ ＳＥＭ原点パターン
２５ マスクＱＣ用パターン（小寸法）
２６ ＴＥＧパターン
２７ ウエハ
２８ 補強テープ
２９ プローブ検査装置
３０ ステージ
３１ プローブ測定部
３１ａ プローブ
３２ キャリア治具
３３ ダイヤモンドブレード
３４ ダイシングテープ
３５ａ ソース電極
３５ｂ ドレイン電極パッド
３５ｃ ゲート電極パッド
３５ｄ ソース電極パッド
３６ 溝
３７ 絶縁膜
３８ 酸化シリコン膜
３９ 窒化シリコン膜
４０ レジストパターン
４１ レジストパターン
４２ａ ソース電極
４２ｂ ドレイン電極
４２ｃ ゲート接続電極
４３ コンタクトホール
ＳＴ １ショット
ＳＬ スクライブ領域
ＳＷ ウエハ
Ｔｒ１ 第１ＬＤＭＯＳ
Ｔｒ２ 第２ＬＤＭＯＳ
Ｔｒ３ 第３ＬＤＭＯＳ
Ｔｒ４ 第４ＬＤＭＯＳ
Ｔｒ５ 第５ＬＤＭＯＳ
Ｔｒ６ 第６ＬＤＭＯＳ
Ｔｒ７ 第７ＬＤＭＯＳ

Claims (20)

  1. 半導体基板上に素子形成領域および前記素子形成領域を囲むように配置されたスクライブ領域を有し、
    （ａ）前記半導体基板上の素子形成領域に形成された第１導電型の半導体層と、
    （ｂ）前記半導体層上に形成されたゲート絶縁膜と、
    （ｃ）前記ゲート絶縁膜上に形成されたゲート電極と、
    （ｄ）前記第１導電型と異なる第２導電型の第１半導体領域からなるソースと、
    （ｅ）第１不純物濃度を有する前記第２導電型の第２半導体領域と、前記第１不純物濃度より高濃度の第２不純物濃度を有し、前記第２半導体領域より前記ゲート電極から離れた位置に設けられた前記第２導電型の第３半導体領域とからなるドレインと、
    （ｆ）チャネル領域が形成される前記第１導電型の第４半導体領域と、
    （ｇ）前記ソースと電気的に接続され、前記半導体基板の裏面に形成された電極と、
    （ｈ）前記素子形成領域内の、前記半導体基板の表面側に形成され、前記半導体基板と電気的に接続された評価用のソース電極パッドとを含む横型の電界効果トランジスタを有することを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記評価用のソース電極パッドは、前記スクライブ領域に形成されていないことを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記評価用のソース電極パッドと前記半導体基板とは、前記半導体層に形成された前記第１導電型の第５半導体領域を介して接続されていることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、前記半導体基板上にパッシベーション膜が形成され、前記半導体基板の裏面から前記評価用のソース電極パッドを覆う前記パッシベーション膜の表面までの厚さは２００μｍ以下であることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、前記半導体基板の表面側に形成され、前記第３半導体領域と電気的に接続されたドレイン電極パッドおよび前記ゲート電極と電気的に接続されたゲート電極パッドをさらに含むことを特徴とする半導体装置。
  6. （ａ）半導体基板上に形成された第１導電型の半導体層と、
    （ｂ）前記半導体層上に形成されたゲート絶縁膜と、
    （ｃ）前記ゲート絶縁膜上に形成されたゲート電極と、
    （ｄ）前記第１導電型と異なる第２導電型の第１半導体領域からなるソースと、
    （ｅ）第１不純物濃度を有する前記第２導電型の第２半導体領域と、前記第１不純物濃度より高濃度の第２不純物濃度を有し、前記第２半導体領域より前記ゲート電極から離れた位置に設けられた前記第２導電型の第３半導体領域とからなるドレインと、
    （ｆ）チャネル領域が形成される前記第１導電型の第４半導体領域と、
    （ｇ）前記半導体層に形成され、前記第１半導体領域と前記半導体基板とを電気的に接続する前記第１導電型の第６半導体領域と、
    （ｈ）前記第１半導体領域と前記第６半導体領域との間に前記半導体層の表面から前記半導体基板に向かって形成された溝とを含む横型の電界効果トランジスタを有することを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、前記半導体基板の表面側に形成され、前記半導体基板と電気的に接続された評価用のソース電極パッドをさらに含むことを特徴とする半導体装置。
  8. 請求項６記載の半導体装置において、前記半導体基板の表面側に形成され、前記第３半導体領域と電気的に接続されたドレイン電極パッドおよび前記ゲート電極と電気的に接続されたゲート電極パッドをさらに含むことを特徴とする半導体装置。
  9. 請求項６記載の半導体装置において、前記溝の深さは２μｍ以上であることを特徴とする半導体装置。
  10. 請求項６記載の半導体装置において、前記溝の内部に絶縁膜が埋め込まれていることを特徴とする半導体装置。
  11. 請求項６記載の半導体装置において、前記溝の内部に導体膜が埋め込まれていることを特徴とする半導体装置。
  12. 請求項６記載の半導体装置において、前記第６半導体領域の周囲に前記溝が形成されていることを特徴とする半導体装置。
  13. 請求項６記載の半導体装置において、前記溝は、前記第６半導体領域がチャネル領域へ広がるのを抑制することを特徴とする半導体装置。
  14. （ａ）半導体基板上に形成された第１導電型の半導体層と、
    （ｂ）前記半導体層上に形成されたゲート絶縁膜と、
    （ｃ）前記ゲート絶縁膜上に形成されたゲート電極と、
    （ｄ）前記半導体基板と電気的に接続された前記第１導電型と異なる第２導電型の第１半導体領域からなるソースと、
    （ｅ）第１不純物濃度を有する前記第２導電型の第２半導体領域と、前記第１不純物濃度より高濃度の第２不純物濃度を有し、前記第２半導体領域より前記ゲート電極から離れた位置に設けられた前記第２導電型の第３半導体領域とからなるドレインと、
    （ｆ）チャネル領域が形成される前記第１導電型の第４半導体領域と、
    （ｇ）前記ソースと電気的に接続され、前記半導体基板の裏面に形成された電極と、
    （ｈ）前記半導体基板の表面側に形成され、前記半導体基板と電気的に接続された評価用のソース電極パッドとを含む横型の電界効果トランジスタを形成した後、
    前記半導体基板の裏面側に補強テープを貼り付け、前記評価用のソース電極パッドにプローブを立てて前記電界効果トランジスタの特性を測定することを特徴とする半導体装置の製造方法。
  15. 請求項１４記載の半導体装置の製造方法において、前記半導体基板の裏面側に前記補強テープを貼り付ける前に、前記半導体基板の裏面を研削することを特徴とする半導体装置の製造方法。
  16. 請求項１４記載の半導体装置の製造方法において、前記半導体基板の裏面側に前記補強テープを貼り付けた状態で、前記半導体基板をダイシングすることを特徴とする半導体装置の製造方法。
  17. 請求項１４記載の半導体装置の製造方法において、前記半導体基板の裏面側に前記補強テープを貼り付けた状態で、前記半導体基板をスクライビングすることを特徴とする半導体装置の製造方法。
  18. 横型の電界効果トランジスタを有する半導体装置の製造方法であって、
    （ａ）半導体基板上に第１導電型の半導体層を形成する工程と、
    （ｂ）前記半導体層に溝を形成する工程と、
    （ｃ）前記半導体層に第１不純物を導入することにより、前記溝からチャネル領域と反対側の前記半導体層に、前記半導体基板に到達する前記第１導電型の第６半導体領域を形成する工程と、
    （ｄ）前記半導体層上にゲート絶縁膜を形成する工程と、
    （ｅ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
    （ｆ）前記半導体層に第２不純物を導入することにより、端部が前記ゲート電極の一方の端部に一致するような状態で、前記第１導電型と異なる第２導電型のドレイン用の第２半導体領域を形成する工程と、
    （ｇ）前記半導体層に第３不純物を導入することにより、端部が前記ゲート電極の一方の端部から前記第１半導体領域分離れた位置に、前記第２導電型のドレイン用の第３半導体領域と、端部が前記ゲート電極の他方の端部に一致するような状態で、前記第２導電型のソース用の第１半導体領域とを形成する工程とを有することを特徴とする半導体装置の製造方法。
  19. 請求項１８記載の半導体装置の製造方法において、前記（ｂ）工程の後に、前記溝を絶縁膜で埋め込む工程をさらに有することを特徴とする半導体装置の製造方法。
  20. 請求項１８記載の半導体装置の製造方法において、前記（ｃ）工程の後に、前記溝を絶縁膜または導電体で埋め込む工程をさらに有することを特徴とする半導体装置の製造方法。
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