KR100915085B1 - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 멀티 채널을 형성하기 위한 하드 마스크로 어닐 공정을 통해 형성된 산화막을 사용하여 게이트 채널 영역을 리세스 하기 때문에, 소스/드레인 영역을 상대적으로 높임으로써 SEG(Silicon Epitaxial Growth) 공정 없이 상승된 소스/드레인을 형성할 수 있고, 활성영역의 중앙 부분을 어닐 공정을 통해 형성된 산화막을 하드 마스크로 이용하여 식각함으로써 두 개의 핀을 갖는 멀티 채널 FET(Field Effect Transistor)를 형성하여 단 채널 효과를 개선할 수 있는 기술을 개시한다.
핀 형 게이트, 리세스, 멀티 채널 FET, SCE, SEG, 어닐
Description
도 1a 내지 도 1q는 본 발명에 따른 반도체 소자 형성 방법을 나타낸 도면들이다.
<도면의 주요 부분에 대한 부호 설명>
12: 반도체 기판
14: 패드 산화막
16: 패드 질화막
18: 트랜치
20: 활성영역
22: 측벽 산화막
23: 열산화막
24: 질화막
26: 유동성 산화막
28: 홀
30: 핀 형 활성영역
32: 게이트 산화막
34a: 게이트 전극
34b: 게이트 도전층
34c: 게이트 하드 마스크
34: 게이트 패턴
G: 게이트 예정영역
R: 리세스된 깊이
본 발명은 반도체 소자 형성 방법에 관한 것으로, 더욱 상세하게는 멀티 채널을 형성하기 위한 하드 마스크로 어닐 공정을 통해 형성된 산화막을 사용하여 게이트 채널 영역을 리세스 하기 때문에, 소스/드레인 영역을 상대적으로 높임으로써 SEG 공정 없이 상승된 소스/드레인을 형성할 수 있고, 활성영역의 중앙 부분을 어닐 공정을 통해 형성된 산화막을 하드 마스크로 이용하여 식각함으로써 두 개의 핀을 갖는 멀티 채널 FET를 형성하여 단 채널 효과를 개선할 수 있는 반도체 소자 형성 방법에 관한 것이다.
일반적으로, 반도체 제조 공정은 가공(fabrication), 전기적 다이 분류(electrical die sorting), 조립(assembly) 및 검사(test)로 구분된다. 여기서, 가공 공정은 웨이퍼에 확산, 사진, 식각, 박막 공정 등을 여러 차례 반복 진행하면서 전기 회로들을 형성하여 웨이퍼 상태에서 전기적으로 완전하게 동작하는 반제품이 만들어지는 모든 과정을 말한다.
반도체 소자가 고집적화됨에 따라 게이트의 선폭(Critical Dimension; CD)이 좁아지면서 채널 길이가 감소하여 전계 효과 트랜지스터(Field Effect Transistor; FET)의 전기적 특성이 저하되는 단 채널 효과(Short Channel Effect; SCE)가 발생하였다.
이를 극복하기 위하여 리세스 게이트(Recessed Gate) 및 핀 형 게이트(Fin Type Gate)와 같은 멀티 채널 FET(Multi-channel FET)를 사용하게 되었다.
여기서, 리세스 게이트(Recessed Gate)는 게이트 예정 영역의 반도체 기판을 설정된 깊이만큼 식각함으로써 채널 길이를 증가시키는 게이트 구조이다.
또한, 핀 형 게이트(Fin Type Gate)는 활성영역을 핀 형으로 형성하여 활성영역과 게이트 사이의 접촉면적을 증가시켜 게이트의 구동 능력을 증가시키고 전기적 특성을 향상시킬 수 있는 게이트 구조이다.
한편, 단 채널 효과를 극복하기 위해 소스/드레인 영역을 상승시키고 접합 깊이를 줄이는 방법을 사용한다.
하지만, 디자인 룰(design rule)이 축소되어 SEG(Silicon Epitaxial Growth) 방법으로 소스/드레인 영역을 성장시키는 경우 인접한 소스/드레인 영역과 단락(short)되는 문제점이 발생하였다.
본 발명은 멀티 채널을 형성하기 위한 하드 마스크로 어닐 공정을 통해 형성된 산화막을 사용하여 게이트 채널 영역을 리세스 하기 때문에, 소스/드레인 영역을 상대적으로 높임으로써 SEG 공정 없이 상승된 소스/드레인을 형성할 수 있는 반 도체 소자 형성 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 활성영역의 중앙 부분을 어닐 공정을 통해 형성된 산화막을 하드 마스크로 이용하여 식각함으로써 두 개의 핀을 갖는 멀티 채널 FET를 형성하여 단 채널 효과를 개선할 수 있는 반도체 소자 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자 형성 방법은
반도체 기판에 핀형 활성영역을 정의하는 소자 분리막을 형성하는 단계;
게이트 예정영역과 중첩하는 상기 핀형 활성영역에 리세스를 형성하여 멀티 핀(multi fin)을 형성하는 단계;
상기 멀티 핀 상부에 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 소자 분리막을 형성하는 단계는
상기 반도체 기판을 식각하여 트랜치를 형성하는 단계; 및
상기 트랜치를 매립하는 산화막을 증착하는 단계를 포함하고,
상기 트랜치 내에 측벽 산화막을 형성하는 단계; 및
상기 측벽 산화막을 포함하는 상기 반도체 기판 상부에 질화막을 형성하는 단계를 더 포함하고,
상기 멀티 핀을 형성하는 단계는
상기 게이트 예정영역과 중첩하는 상기 소자 분리막을 식각하여 상기 게이트 예정영역과 중첩하는 상기 활성영역 상부를 노출하는 단계;
노출된 상기 활성영역 상부에 대해 어닐(anneal) 공정을 수행하여 열산화막을 형성하는 단계; 및
상기 열산화막을 하드 마스크로 이용하여 노출된 상기 활성영역 상부를 식각하는 단계를 포함하고,
상기 상부 핀은 상기 열산화막의 깊이만큼 리세스되고,
상기 멀티 핀을 형성하는 단계에서 상기 활성영역 상부는 이방성 식각 방식으로 식각하는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 반도체 소자 형성 방법은
반도체 기판에 핀형 활성영역을 정의하는 소자 분리막을 형성하는 단계;
게이트 예정영역과 중첩하는 상기 핀형 활성영역에 대해 어닐(anneal) 공정을 수행하여 열산화막을 형성하는 단계;
상기 열산화막을 식각 마스크로 이용하여 상기 핀형 활성영역 상부를 식각하여 리세스를 형성하여 멀티 핀(multi fin)을 형성하는 단계;
상기 멀티 핀 상부에 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위 해 제공되는 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
본 발명은 멀티 채널을 형성하기 위한 하드 마스크로 어닐 공정을 통해 형성된 산화막을 사용하여 게이트 채널 영역을 리세스 하기 때문에, 소스/드레인 영역을 상대적으로 높임으로써 SEG 공정 없이 상승된 소스/드레인을 형성할 수 있고, 활성영역의 중앙 부분을 어닐 공정을 통해 형성된 산화막을 하드 마스크로 이용하여 식각함으로써 두 개의 핀을 갖는 멀티 채널 FET를 형성하여 단 채널 효과를 개선할 수 있는 기술을 개시한다.
도 1a 내지 도 1q는 본 발명에 따른 반도체 소자 형성 방법을 나타낸 도면들이다. 여기서, (i)은 평면도들이고, (ii)는 (i)의 A-A'를 따라 절단한 단면도들이며, (iii)는 (i)의 B-B'를 따라 절단한 단면도들이다.
도 1a를 참조하면, 반도체 기판(12) 상부에 열산화 공정(thermal oxidation)을 통해 패드 산화막(14)을 형성하고, 패드 산화막(14) 상부에 패드 질화막(16)을 형성한다.
도 1b를 참조하면, 감광막 패턴 또는 하드 마스크 패턴을 이용한 사진 공정 및 식각 공정을 통해 활성영역(20)을 정의하는 소자 분리막을 형성하기 위한 트랜치(Trench)(18)를 형성한다. 여기서, 하드 마스크 패턴은 비정질 탄소막(Amorphous Carbon)을 이용하여 형성한다.
도 1c 및 도 1d를 참조하면, 트랜치(18) 내부에 버퍼(buffer) 역할을 하는 측벽 산화막(wall oxide)(22)을 형성하고, 전면 상부에 질화막(24)을 형성한다.
도 1e 및 도 1f를 참조하면, 트랜치(18)를 매립하는 전면 상부에 유동성 산화막(Flowable OXide; FOX)(26)을 증착하고, 패드 질화막(16)이 노출될 때까지 평탄화 공정을 수행하여 STI(Shallow Trench Isolation) 방법으로 형성된 소자 분리막을 완성한다. 여기서, 평탄화 공정은 CMP(Chemical Mechanical Polishing)를 이용하여 수행한다.
도 1g 및 도 1h를 참조하면, 게이트 예정 영역(G)의 유동성 산화막(26)을 부분 식각(partial etch)하여 활성영역(20)의 상부를 노출시키고, 노출된 활성영역(20)의 측벽에 형성된 질화막(24)을 제거한다.
도 1i 및 도 1j를 참조하면, 전면 상부에 유동성 산화막(26)을 재증착하고, 어닐(anneal) 공정을 수행하여 질화막(24)이 제거된 활성영역(20)에 열산화 현상을 통해 열산화막(23)이 형성된다.
도 1k 및 도 1l을 참조하면, 패드 질화막(16)이 노출될 때까지 평탄화 공정을 수행하고, 게이트 예정영역(G)의 노출된 패드 질화막(16)을 제거한다.
도 1m 및 도 1n을 참조하면, 어닐 공정에 의해 형성된 열산화막(23)을 식각 마스크로 이용하여 활성영역(20)에 대해 이방성 식각을 수행하여 설정된 깊이의 홀(28)을 형성하고, 게이트 예정영역(G)의 유동성 산화막(26)을 부분 식각하여 활성영역(20)의 상부를 노출한다. 따라서, 게이트 예정영역(G)의 활성영역(20)의 중앙부분에 홀(28)이 생겨 양쪽으로 뿔 모양의 두 개의 핀 형(fin type) 활성영역(30)이 형성된다. 여기서, 두 개의 핀 형 활성영역(30)은 소스/드레인 영역 하부에 형성된 활성영역(20)보다 하드 마스크 역할을 하는 열산화막(23)의 깊이(R)만큼 리세스(recessed)되어 형성된다.
도 1o 및 도 1p를 참조하면, 활성영역(20) 상부에 남아있는 패드 질화막(16)을 제거하고, 핀 형 활성영역(30)을 포함한 활성영역(20) 상부에 게이트 산화막(32)을 형성한다.
도 1q를 참조하면, 전면 상부에 게이트 전극층, 게이트 도전층 및 게이트 하드 마스크 물질층을 순차적으로 적층하고, 게이트 마스크를 이용하여 게이트 하드 마스크 물질층, 게이트 도전층 및 게이트 전극층을 순차적으로 식각하여 게이트 전극(34a), 게이트 도전층(34b) 및 게이트 하드 마스크(34c)를 포함하는 게이트 패턴(34)을 형성한다. 여기서, 게이트 전극(34a)은 폴리 실리콘(poly silicon)으로 형성하고, 게이트 도전층(34b)은 텅스텐(W 또는 WSix)으로 형성하고, 게이트 하드 마스크(34c)는 질화막으로 형성한다.
상기한 바와 같이 본 발명은 멀티 핀 형(multi fin type) 전계 효과 트랜지스터(Field Effect Transistor; FET)를 형성하는 방법을 개시한다. 여기서는 활성영역의 중앙 부분을 어닐 공정을 통해 형성된 산화막을 식각 마스크로 이용하여 식각함으로써 두 개의 핀을 갖는 멀티 채널 FET를 형성하는 방법을 예를 들어 설명하였지만, 주변 회로 영역에 형성되는 FET인 경우 여러 개의 액티브 영역을 어레이(array)로 줄 세워 상기한 공정에 의해 각각의 액티브 영역이 두 개의 핀을 갖도록 형성하여 멀티 핀 형 FET를 형성할 수 있다.
또한, 본 발명은 멀티 채널을 형성하기 위한 하드 마스크로 어닐 공정을 통해 형성된 열산화막을 사용하여 게이트 채널 영역을 리세스하여 소스/드레인 영역 을 상대적으로 높임으로써 SEG(Silicon Epitaxial Growth) 공정 없이 상승된 소스/드레인(elevated source/drain)을 형성할 수 있다.
상기한 바와 같이, 본 발명은 멀티 채널을 형성하기 위한 하드 마스크로 어닐 공정을 통해 형성된 산화막을 사용하여 게이트 채널 영역을 리세스 하기 때문에, 소스/드레인 영역을 상대적으로 높임으로써 SEG 공정 없이 상승된 소스/드레인을 형성할 수 있는 효과가 있다.
또한, 본 발명은 활성영역의 중앙 부분을 어닐 공정을 통해 형성된 열산화막을 하드 마스크로 이용하여 식각함으로써 두 개의 핀을 갖는 멀티 채널 FET를 형성하여 단 채널 효과를 개선할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (7)
- 반도체 기판에 핀형 활성영역을 정의하는 소자 분리막을 형성하는 단계;게이트 예정영역과 중첩하는 상기 핀형 활성영역에 리세스를 형성하여 멀티 핀(multi fin)을 형성하는 단계;상기 멀티 핀 상부에 게이트를 형성하는 단계를 포함하되,상기 멀티 핀을 형성하는 단계는상기 게이트 예정영역과 중첩하는 상기 소자 분리막을 식각하여 상기 게이트 예정영역과 중첩하는 상기 활성영역 상부를 노출하는 단계;노출된 상기 활성영역 상부에 대해 어닐(anneal) 공정을 수행하여 열산화막을 형성하는 단계; 및상기 열산화막을 하드 마스크로 이용하여 노출된 상기 활성영역 상부를 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 1 항에 있어서, 상기 소자 분리막을 형성하는 단계는상기 반도체 기판을 식각하여 트랜치를 형성하는 단계; 및상기 트랜치를 매립하는 산화막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 2 항에 있어서,상기 트랜치를 형성하는 단계 후,상기 트랜치 내에 측벽 산화막을 형성하는 단계; 및상기 측벽 산화막을 포함하는 상기 반도체 기판 상부에 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 삭제
- 제 1 항에 있어서,상기 활성영역의 상부는 상기 열산화막의 깊이만큼 리세스되는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 1 항에 있어서,상기 멀티 핀을 형성하는 단계에서 상기 활성영역 상부는 이방성 식각 방식으로 식각하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 삭제
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