JP4996164B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、特に高耐圧ＭＯＳトランジスタに関する。
従来の高耐圧ＭＯＳトランジスタの一例を図７に示す。図７（ａ）は従来の高耐圧ＭＯＳトランジスタの平面図、図７（ｂ）は図７（ａ）のＸ−Ｘ線における縦断面図である。尚、図７（ａ）はゲート電極を除去した状態を示し、ゲート電極領域は一点鎖線で示す。
図７において、１は従来の高耐圧ＭＯＳトランジスタ、２はＰ――型のシリコン基板、３はＰ− 型のパンチスルー防止領域、４はＮ−型のドレインオフセット領域、５はＮ＋ 型のソース領域、６はＮ＋ 型のドレイン領域、７はゲート絶縁膜、９はゲート電極、１０はＰ＋ 型のバックゲート領域、１１はチャネル領域である。
Ｐ――型のシリコン基板２の表面上にゲート絶縁膜７を介して、ゲート電極９が形成されている。
また、Ｎ＋型のソース領域５が、平面的に見て、ゲート電極９の一端に隣接するように形成されている。
また、高耐圧特性を得るためのＮ−型のドレインオフセット領域４が、チャネル領域１１を介して、ソース領域５と対向して形成されている。
また、Ｎ＋型のドレイン領域６が、ゲート電極９の他端から離間して、かつ、ドレインオフセット領域４に含まれるように形成されている。
また、Ｐ−型のパンチスルー防止領域３が、平面的に見て、ドレインオフセット領域４を取り囲むように形成されている。
また、素子分離のためのＰ＋型バックゲート１０が、素子領域外周部に形成されている。
尚、ドレインオフセット領域４とパンチスルー防止領域３とを接して設けるのは、横方向への拡散の伸びを防止して平面的サイズを小さくするためである。（例えば、特許文献１参照）。
特開２００５−１６７２６２号公報 図１
上記のような、Ｐ型シリコン基板２表面にＮ型ドレインオフセット領域４とＰ型パンチスルー防止領域３とが接して設けられた従来の高耐圧ＭＯＳトランジスタ１では、ドレイン領域６に高電圧を印加すると、図８（ａ）に示すように、ドレインオフセット領域４とシリコン基板２とのＰＮ接合面、および、ドレインオフセット領域４とパンチスルー防止領域３とのＰＮ接合面で、それぞれ空乏層（図中、破線で示す）が広がり、電界が緩和される。
ここで、シリコン基板２のＰ型不純物濃度は、パンチスルー防止領域３のＰ型不純物濃度に比べて低濃度であるため、シリコン基板２とドレインオフセット領域４とのＰＮ接合面に生じる空乏層幅ａは、パンチスルー防止領域３とドレインオフセット領域４とのＰＮ接合面に生じる空乏層幅ｂよりも大きい。
このため、臨界電界を越えた場合に生じる、所謂、アバランシェブレークダウンはパンチスルー防止領域３とドレインオフセット領域４とのＰＮ接合面で生じた。
そして、図８（ｂ）に示すように、パンチスルー防止領域３とドレインオフセット領域４とのＰＮ接合面のうちでも、とくに、ゲート電極９直下のＰＮ接合面でアバランシェブレークダウンが生じて、アバランシェ電流Ｉａが流れると、寄生バイポーラトランジスタ（ＮＰＮ）Ｔｒが動作し、ドレイン／ソース間の耐圧が低下するおそれがあった。
本発明の課題は、ゲート電極直下のパンチスルー防止領域とドレインオフセット領域とのＰＮ接合面の耐圧を向上させた半導体装置およびその製造方法を提供することである。
本発明の半導体装置は、
第１導電型の半導体基板上に形成された第１絶縁膜を介して設けられたゲート電極と、
ゲート電極を挟んで半導体基板の表面に離間対向して設けられた、第２導電型のソース領域と第２導電型のドレインオフセット領域と、
ドレインオフセット領域に含まれるように設けられた第２導電型のドレイン領域と、
ドレインオフセット領域と接して設けられた第１導電型のパンチスルー防止領域とを有し、
ゲート電極直下では、ドレインオフセット領域中の、第１導電型不純物の深さ方向の濃度分布のピークと、第１導電型不純物よりも高濃度の第２導電型不純物の深さ方向の濃度分布のピークとを互いに同じ深さ位置にした半導体装置である。
本発明の半導体装置の製造方法は、
半導体基板表面の所定領域に、第２導電型不純物をイオン注入してドレインオフセット領域を形成する工程と、
ドレインオフセット領域を含む半導体基板表面に、ドレインオフセット領域の第２導電型不純物よりも低濃度の第1導電型不純物をイオン注入して、ドレインオフセット領域と接してパンチスルー防止領域を形成する工程とを含み、
ドレインオフセット領域中の第１導電型不純物の深さ方向の濃度分布のピークと、第１導電型不純物よりも高濃度の第２導電型不純物の深さ方向の濃度分布のピークとが互いに同じ深さ位置になるようにした半導体装置の製造方法である。
本発明の半導体装置およびその製造方法によると、ゲート電極直下のドレインオフセット領域とパンチスルー防止領域とのＰＮ接合面の耐圧を向上できる。
本発明は、ゲート電極直下のドレインオフセット領域とパンチスルー防止領域とのＰＮ接合面の耐圧を向上させた半導体装置およびその製造方法を提供するという目的を、ドレインオフセット領域中の第１導電型不純物の深さ方向の濃度分布のピークと、第１導電型不純物よりも高濃度の第２導電型不純物の深さ方向の濃度分布のピークとを互いに同じ深さ位置にし、ドレインオフセット領域とパンチスルー防止領域とのＰＮ接合面での空乏層の広がり幅をより広くすることで実現した。
本発明の高耐圧ＭＯＳトランジスタの一例を図１および図２を用いて説明する。
図１（ａ）は本発明の高耐圧ＭＯＳトランジスタの一例の平面図、図１（ｂ）は図１（ａ）のＸ−Ｘ線における縦断面図である。尚、図１（ａ）はゲート電極を除去した状態を示し、ゲート電極領域は一点鎖線で示す。また、図７，８と同一部分には同一番号を付す。
また、図２はドレインオフセット領域中の不純物およびキャリアの濃度分布を説明する模式図である。図２において、縦軸は濃度（対数），横軸は基板表面からの深さである。
図１において、１０１は本発明の高耐圧ＭＯＳトランジスタ、２は第１導電型としてのＰ――型のシリコン基板、３はＰ− 型のパンチスルー防止領域、４は第２導電型としてのＮ−型のドレインオフセット領域、５はＮ＋ 型のソース領域、６はＮ＋ 型のドレイン領域、７は第１絶縁膜としてのゲート絶縁膜、９はゲート電極、１０はＰ＋ 型のバックゲート領域、１１はチャネル領域である。
Ｐ――型のシリコン基板２の表面上にゲート絶縁膜７を介して、ゲート電極９が形成されている。
また、Ｎ＋型のソース領域５が、平面的に見て、ゲート電極９の一端に隣接するように形成されている。
また、高耐圧特性を得るためのＮ−型のドレインオフセット領域４が、チャネル領域１１を介して、ソース領域５と対向して形成されている。
また、Ｎ＋型のドレイン領域６が、ゲート電極９の他端から離間して、かつ、ドレインオフセット領域４に含まれるように形成されている。
また、Ｐ−型のパンチスルー防止領域３が、平面的に見て、ドレインオフセット領域４を取り囲むように形成されている。
また、素子分離のためのＰ＋型バックゲート１０が、素子領域外周部に形成されている。
ここで、パンチスルー防止のため、パンチスルー防止領域３の拡散深さとドレインオフセット領域４の拡散深さは、同レベルとしておくと効果的であるが、必ずしも一致させなくてもよい。
また、ドレインオフセット領域４中には、Ｐ型不純物とＮ型不純物がともにドープされており、図２（ａ）に示すように、Ｐ型不純物の深さ方向の濃度分布のピークｐ１と、Ｐ型不純物よりも高濃度のＮ型不純物の深さ方向の濃度分布のピークｐ２とが同じ深さ位置で互いに一致するように形成されている。
また、２つのピークｐ１，ｐ２値の差は、１０／ｃｍ３以下の小さなピーク差となるように形成されている。
このように、ドレインオフセット領域４中の、Ｐ型／Ｎ型不純物濃度分布の２つのピークｐ１，ｐ２の深さ位置を互いに一致させて形成した場合、Ｎ型とＰ型の不純物濃度差で決定される実効的なキャリア濃度の分布（図２（ａ）中、破線で示す）は、不純物濃度分布のピークｐ１，ｐ２と同じ深さにピークｐ３を有する凸形状となる。
このため、ＰＮ接合部の空乏層幅は、ドレインオフセット領域側はピークｐ３を有するキャリア濃度プロファイル、シリコン基板側２は低濃度のシリコン基板の低いキャリア濃度で決定されっるため、広い空乏層幅が得られる。
即ち、本実施例のパンチスルー防止領域３とドレインオフセット領域４とのＰＮ接合面での空乏層の広がり幅は大きく、アバランシェブレークダウンは生じにくく、その結果、高耐圧が得られる。
次に、上記のような高耐圧ＭＯＳトランジスタ１０１の製造方法を図３を用いて説明する。図３は縦断面図である。
先ず、図３（ａ）に示すように、Ｐ――型のシリコン基板２の表面の所定領域に、Ｎ型不純物（リン）をイオン注入法で選択的にドープして、ドレインオフセット領域４を形成する。
次に、図３（ｂ）に示すように、ドレインオフセット領域４を含めたシリコン基板２表面に、ドレインオフセット領域４にイオン注入したＮ型不純物（リン）の濃度よりも低濃度のＰ型不純物（ボロン）をイオン注入法でドープして、Ｐ−型のパンチスルー防止領域３を形成する。
これにより、Ｐ−型のパンチスルー防止領域３が、平面的に見て、Ｎ−型のドレインオフセット領域４を取り囲むように接して形成された格好となる。
ここで、パンチスルー防止のため、パンチスルー防止領域３の拡散深さとドレインオフセット領域４の拡散深さは、同レベルとしておくと効果的であるが、必ずしも一致させなくてもよい。
また、図２（ａ）に示すように、ドレインオフセット領域４中の、Ｐ型不純物（ボロン）の深さ方向の濃度分布のピークｐ１と、Ｎ型不純物（リン）の深さ方向の濃度分布のピークｐ２とが互いに同じ深さ位置になるように、それぞれの加速エネルギを制御してイオン注入する。
そして、ドレインオフセット領域４中の、Ｐ型不純物（ボロン）濃度のピーク値とＮ型不純物（リン）濃度のピーク値との差は、１０／ｃｍ３以下となるようにそれぞれのドーズ量を制御する。
次に、図３（ｃ）に示すように、シリコン基板２表面に、薄いゲート絶縁膜７を形成後、フォトリソグラフィ法およびエッチング法を用いて、ゲート電極９を形成する。
次に、図３（ｄ）に示すように、Ｎ＋型のソース領域５、Ｎ＋型のドレイン領域６をイオン注入法で選択ドープして形成後、素子分離のためのＰ＋バックゲート領域１０をイオン注入法で形成して、ＭＯＳトランジスタ１０１が完成する。
このように、ドレインオフセット領域４中の、Ｐ型不純物（ボロン）の深さ方向の濃度分布のピークｐ１の深さ位置とＮ型不純物（リン）の深さ方向の濃度分布のピークｐ２の深さ位置とを一致させ、さらに、それらのピーク値の差を１０／ｃｍ３以下になるようにすると、空乏層の広がり幅が大きくでき、その結果、高耐圧が得られる。
次に、本発明の他の例を図４を用いて説明する。
図４（ａ）は本発明の他の高耐圧ＭＯＳトランジスタの平面図、図４（ｂ）は図４（ａ）のＸ−Ｘ線における縦断面図である。尚、図１，図２，図７，図８と同一部分には同一符号を付す。また、図４（ａ）はゲート電極を除去した状態を示し、ゲート電極領域は一点鎖線で示す。
図４において、２０１は本発明の他の高耐圧ＭＯＳトランジスタ、２は第１導電型としてのＰ――型のシリコン基板、３はＰ− 型のパンチスルー防止領域、４は第２導電型としてのＮ−型のドレインオフセット領域、５はＮ＋ 型のソース領域、６はＮ＋ 型のドレイン領域、７は第１絶縁膜としてのゲート絶縁膜、８は第２絶縁膜としてのフィールド絶縁膜、９はゲート電極、１０はＰ＋ 型のバックゲート領域、１１はチャネル領域である。
図４において、図１に示す実施例と異なるのは、ゲート絶縁膜７より厚膜の素子分離のためのフィールド絶縁膜８が、平面的に見て、素子領域（ソース領域５，ドレイン領域６，チャネル領域１１，ゲート電極９）を取り囲むように形成されている点である。
即ち、フィールド絶縁膜８は、ゲート電極９直下以外のドレインオフセット領域４の外周上部に、コ字状に形成されている。
ここで、ゲート電極９直下（図中、Ｙ−Ｙ線で示す）では、図２（ａ）に示すように、ドレインオフセット領域４中の、Ｐ型不純物（ボロン）の深さ方向の濃度分布のピークｐ１とＮ型不純物（リン）の深さ方向の濃度分布のピークｐ２とは互いに同じ深さ位置になるように形成されている。
一方、これに対して、フィールド絶縁膜８の直下（図中、Ｚ−Ｚ線で示す）では、パンチスルー防止領域３の拡散深さは、ドレインオフセット領域４の拡散深さよりも深くなっており、かつ、図２（ｂ）に示すように、Ｐ型不純物（ボロン）の深さ方向の濃度分布のピークｐ１は、Ｎ型不純物（リン）の深さ方向の濃度分布のピークｐ２より深い位置になるように形成されている。
このように、ドレインオフセット領域４中の、Ｐ型／Ｎ型不純物濃度分布の２つのピークｐ１，ｐ２の深さ位置を互いにずらして形成した場合、Ｎ型とＰ型の不純物濃度差で決定される実効的なキャリア濃度の分布（図２（ｂ）中、破線で示す）は、不純物濃度分布のピークｐ１，ｐ２の近くにそれぞれ、ピークｐ４，ｐ５を有する二山凸形状となる。
このため、ＰＮ接合部の空乏層幅は、２つのピークｐ４，ｐ５をそれぞれ有するキャリア濃度プロファイルで決定され、図２（ａ）に示す空乏層幅と比較して狭い空乏層幅となる。
その結果、アバランシェブレークダウンはゲート電極９直下に比較して、フィールド絶縁膜８直下で生じやすくなり、寄生バイポーラトランジスタ（ＮＰＮ）Ｔｒが動作するおそれが少なく好適である。
次に、上記のような高耐圧ＭＯＳトランジスタ２０１の製造方法を図４，５，６を用いて説明する。図４（ａ）は平面図、図４（ｂ），図５，図６は縦断面図である。
図４（ａ）および図５（ａ）に示すように、Ｐ――型のシリコン基板２の表面に素子分離のための、ゲート絶縁膜７より厚膜のフィールド絶縁膜８を、平面的に見て、素子形成予定領域を取り囲むように形成する。
次に、図５（ｂ）に示すように、シリコン基板２の表面の所定領域に、Ｎ型不純物（リン）をイオン注入法で選択的にドープして、ドレインオフセット領域４を形成する。
これにより、フィールド絶縁膜８は、平面的に見て、ドレインオフセット領域４の外周上部のうち、ゲート電極９形成予定領域以外の外周上部にコ字状に形成された格好となる。
次に、図５（ｃ）に示すように、ドレインオフセット領域４を含めたシリコン基板２表面に、ドレインオフセット領域４にイオン注入したＮ型不純物（リン）の濃度よりも低濃度のＰ型不純物（ボロン）をイオン注入法でドープして、Ｐ−型のパンチスルー防止領域３を形成する。
これにより、Ｐ−型のパンチスルー防止領域３が、平面的に見て、Ｎ−型のドレインオフセット領域４を取り囲むように接して形成される格好となる。
ここで、ドレインオフセット領域４の外周のうち、上部にフィールド絶縁膜８の無い領域では、図２（ａ）に示すように、ドレインオフセット領域４中の、Ｐ型不純物（ボロン）の深さ方向の濃度分布のピークｐ１とＮ型不純物（リン）の深さ方向の濃度分布のピークｐ２とが互いに同じ深さ位置になるように、それぞれの加速エネルギを制御してイオン注入する。
そして、ドレインオフセット領域４中の、Ｐ型不純物（ボロン）濃度のピーク値とＮ型不純物（リン）濃度のピーク値との差が、１０／ｃｍ３以下となるようにそれぞれのドーズ量を制御する。
一方、これに対して、ドレインオフセット領域４の外周のうち、上部にフィールド絶縁膜８の有る領域では、図２（ｂ）に示すように、Ｐ型不純物（ボロン）の深さ方向の濃度分布のピークｐ１は、Ｎ型不純物（リン）の深さ方向の濃度分布のピークｐ２より深い位置に形成される。
尚、これは、イオン注入法においては、Ｐ型不純物（ボロン）とＮ型不純物（リン）のシリコン基板２中へ飛程距離と、フィールド絶縁膜８中への飛程距離が、それぞれ異なることによって生じる。
つまり、フィールド絶縁膜８が無い領域に対して、Ｐ型不純物（ボロン）とＮ型不純物（リン）の拡散深さが同じになるようにそれぞれ加速エネルギを制御してイオン注入した場合、フィールド絶縁膜８が有る領域では、Ｐ型不純物（ボロン）はフィールド絶縁膜８が無い領域に対する拡散深さよりも深く注入され、反対にＮ型不純物（リン）はフィールド絶縁膜８が無い領域に対する拡散深さよりも浅く注入される。
このため、表面にフィールド絶縁膜８が有る領域では、ピークｐ１，ｐ２は一致せず、ずれる。
次に、図６（ｄ）に示すように、シリコン基板２表面に、薄いゲート絶縁膜７を形成後、フォトリソグラフィ法およびエッチング法を用いて、ゲート電極９を形成する。
次に、図６（ｅ）に示すように、Ｎ＋型のソース領域５、Ｎ＋型のドレイン領域６をイオン注入法で選択ドープして形成後、素子分離のためのＰ＋バックゲート領域１０をイオン注入法で形成して、ＭＯＳトランジスタ２０１が完成する。
上記のように、厚膜のフィールド絶縁膜８をゲート電極９以外の領域に設け、フィールド絶縁膜８に有無によって、Ｐ型不純物（ボロン）とＮ型不純物（リン）の飛程距離がそれぞれ異なることを利用してイオン注入すると、ゲート電極９直下ではＰ型／Ｎ型の不純物濃度のピークｐ１，ｐ２の深さ位置を互いに一致させる一方で、ゲート電極９直下以外ではＰ型／Ｎ型の不純物濃度のピークｐ４，ｐ５の深さ位置を異ならせることができて好適である。
本発明は、高耐圧ＭＯＳトランジスタにおいて、ゲート電極直下のパンチスルー防止領域とドレインオフセット領域のＰＮ接合面の耐圧を向上できる半導体装置およびその製造方法に適用できる。
本発明の高耐圧ＭＯＳトランジスタの一例の平面図および縦断面図 ドレインオフセット領域中の不純物およびキャリアの濃度分布の模式図 本発明の高耐圧ＭＯＳトランジスタの製造方法を示す縦断面図 本発明の他の高耐圧ＭＯＳトランジスタの平面図および縦断面図 本発明の他の高耐圧ＭＯＳトランジスタの製造方法を示す縦断面図 本発明の他の高耐圧ＭＯＳトランジスタの製造方法を示す縦断面図 従来の高耐圧ＭＯＳトランジスタの一例の平面図および縦断面図 従来の高耐圧ＭＯＳトランジスタにおける課題を説明する縦断面図
符号の説明
１ 従来の高耐圧ＭＯＳトランジスタ
２ Ｐ――型のシリコン基板
３ Ｐ− 型のパンチスルー防止領域
４ Ｎ−型のドレインオフセット領域
５ Ｎ＋ 型のソース領域
６ Ｎ＋ 型のドレイン領域
７ ゲート絶縁膜
８ フィールド絶縁膜
９ ゲート電極
１０ Ｐ＋ 型のバックゲート領域
１１ チャネル領域
１０１ 本発明の高耐圧ＭＯＳトランジスタ
２０１ 本発明の他の高耐圧ＭＯＳトランジスタ
Ｉａ アバランシェ電流
Ｔｒ 寄生バイポーラトランジスタ

Claims (4)

  1. 第１導電型の半導体基板上に形成された第１絶縁膜を介して設けられたゲート電極と、
    前記ゲート電極の直下のチャネル領域を挟んで前記半導体基板の表面に離間対向して設けられた、第２導電型のソース領域と第２導電型のドレインオフセット領域と、
    前記ドレインオフセット領域に含まれるように設けられた第２導電型のドレイン領域と、
    前記ドレインオフセット領域と接して設けられた第１導電型のパンチスルー防止領域とを有し、
    前記ゲート電極直下では、前記ドレインオフセット領域中の、第１導電型不純物の深さ方向の濃度分布のピークと、前記第１導電型不純物よりも高濃度の第２導電型不純物の深さ方向の濃度分布のピークとを互いに同じ深さ位置にし、
    前記ゲート電極直下以外の前記ドレインオフセット領域の表面に、前記第１絶縁膜よりも厚膜の第２絶縁膜を有し、前記第２絶縁膜直下では、前記ドレインオフセット領域中の、第１導電型不純物の深さ方向の濃度分布のピークと、前記第１導電型不純物よりも高濃度の第２導電型不純物の深さ方向の濃度分布のピークとを互いに異なる深さ位置にした半導体装置。
  2. 前記ドレインオフセット領域中の、第１導電型不純物濃度のピーク値と前記第２導電型不純物濃度のピーク値との差は、１０／ｃｍ３以下である請求項１に記載の半導体装置。
  3. 半導体基板表面の所定領域に、第２導電型不純物をイオン注入してドレインオフセット領域を形成する工程と、
    前記ドレインオフセット領域を含む前記半導体基板表面に、前記ドレインオフセット領域の第２導電型不純物よりも低濃度の第1導電型不純物をイオン注入して、前記ドレインオフセット領域と接してパンチスルー防止領域を形成する工程と、
    前記半導体基板表面にゲート絶縁膜となる第１絶縁膜を形成する工程と、
    を含み、
    前記ドレインオフセット領域中の第１導電型不純物の深さ方向の濃度分布のピークと、前記第１導電型不純物よりも高濃度の第２導電型不純物の深さ方向の濃度分布のピークとが互いに同じ深さ位置になるようにし、
    前記ドレインオフセット領域形成工程の前に、
    前記第１絶縁膜よりも厚膜の第２絶縁膜を、半導体基板表面の所定領域に選択的に形成する工程をさらに含み、
    前記第２絶縁膜直下では、前記ドレインオフセット領域中の第１導電型不純物の濃度分布のピークと、前記第１導電型不純物よりも高濃度の第２導電型不純物の濃度分布のピークとが互いに異なる深さ位置となるようにした半導体装置の製造方法。
  4. 前記ドレインオフセット領域中の、第１導電型不純物濃度のピーク値と第２導電型不純物濃度のピーク値との差は、１０／ｃｍ３以下である請求項３に記載の半導体装置の製造方法。
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