以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第1の実施形態について説明する。
図1は、本実施形態に係る半導体装置を例示する模式的平面図であり、
図2は、図1に示すA−A’線による断面図であり、
図3は、図1に示す領域Bを例示する一部拡大平面図である。
本実施形態に係る半導体装置は、1枚のチップに縦型のパワーMOSFET及びスナバ回路を搭載した半導体デバイスである。
図1に示すように、本実施形態に係る半導体装置1は、1枚のチップとして構成されている。このチップの外形は表面側から見て矩形であり、その表面における1つの角部には、矩形のゲートパッドPGが設けられている。ゲートパッドPGからは、ゲート配線WGがチップの外縁に沿って延出しており、枠状のゲート電極を構成している。そして、半導体装置1におけるゲートパッドPG及びゲート配線WGによって囲まれたL字形の領域を構成する2つの矩形領域のうち、大きい方の矩形領域は、MOSFETが形成されるMOSFET領域AMOSFETとなっており、小さい方の矩形領域は、キャパシタが形成されるキャパシタ領域ACapacitorとなっている。
図2に示すように、半導体装置1においては、導電型がn+型の半導体材料からなるn+型基板11が設けられており、n+型基板11上には、導電型がn−型の半導体材料からなるn−型エピタキシャル層12が形成されている。n−型エピタキシャル層12は、n+型基板11上にエピタキシャル成長によって形成されたものであり、n+型基板11及びn−型エピタキシャル層12により半導体基板が構成されている。n−型エピタキシャル層12の抵抗率はn+型基板11の抵抗率よりも高く、従って、n+型基板11は半導体基板の低抵抗層を構成し、n−型エピタキシャル層12は半導体基板の高抵抗層を構成している。
n−型エピタキシャル層12の上層部分のうち、MOSFET領域AMOSFET内に位置する部分には、導電型がp型の半導体層(以下、「p型ベース層13」という)が形成されている。また、p型ベース層13の上層部分の一部には、導電型がn+型の半導体領域(以下、「n+型ソース領域14」という)が形成されており、p型ベース層13の上層部分の他の一部には、導電型がp+型のp+型領域15が形成されている。n+型ソース領域14とp+型領域15とは相互に接しており、上方、すなわち、半導体基板の上面に対して垂直な方向から見て、n+型ソース領域14及びp+型領域15の形状はいずれもストライプ状であり、交互に配列されている。
そして、MOSFET領域AMOSFETにおいては、n+型ソース領域14の上面側から、複数本のトレンチ16が形成されている。トレンチ16は、n+型ソース領域14及びp型ベース層13を貫通して、n−型エピタキシャル層12の上層部分に到達している。また、上方から見て、トレンチ16はn+型ソース領域14が延びる方向にストライプ状に延びている。以下、トレンチ16が延びる方向を、「トレンチ方向」という。トレンチ方向は、半導体基板の上面に対して平行な一方向である。
トレンチ16の内面上の全域には、ゲート絶縁膜17が形成されており、ゲート絶縁膜17上、すなわち、トレンチ16の内部には、トレンチゲート電極18が埋め込まれている。これにより、トレンチゲート電極18は、ゲート絶縁膜17によって、n−型エピタキシャル層12、p型ベース層13及びn+型ソース領域14から絶縁されている。トレンチゲート電極18の底面の位置は、n−型エピタキシャル層12とp型ベース層13との界面の位置よりも下方にある。
一方、n−型エピタキシャル層12の上層部分のうち、キャパシタ領域ACapacitor内に位置する部分には、上面側から複数本のトレンチ26が形成されている。なお、キャパシタ領域ACapacitorはp型ベース層13の外部に位置している。トレンチ26は上述のトレンチ方向、すなわち、トレンチ16が延びる方向に延びている。また、トレンチ26の下端はn+型基板11とn−型エピタキシャル層12との界面には到達しておらず、n−型エピタキシャル層12内に位置している。トレンチ26の内面上には容量絶縁膜27が形成されており、容量絶縁膜27上、すなわち、トレンチ26内にはトレンチソース電極28が設けられている。
例えば、キャパシタ領域ACapacitorにおけるトレンチ26、容量絶縁膜27及びトレンチソース電極28は、それぞれ、MOSFET領域AMOSFETにおけるトレンチ16、ゲート絶縁膜17及びトレンチゲート電極18と同じ工程で形成されたものである。従って、トレンチ26の深さはトレンチ16の深さと等しい。すなわち、高さ方向において、トレンチ26の底面の位置はトレンチ16の底面の位置に等しい。また、容量絶縁膜27の厚さはゲート絶縁膜17の厚さと等しい。
そして、半導体基板上には、半導体基板の上面の一部を覆うように、絶縁膜20が設けられている。絶縁膜20は、MOSFET領域AMOSFETにおいては、トレンチ16の直上域及びその周辺を覆い、n+型ソース領域14の一部及びp+型領域15を覆わないように形成されており、キャパシタ領域ACapacitorにおいては、全面を覆うように形成されている。
また、半導体基板上におけるMOSFET領域AMOSFETには、絶縁膜20を覆うように、ソース電極21が設けられている。ソース電極21は、n+型ソース領域14及びp+型領域15に接しており、従って、n+型ソース領域14及びp+型領域15に接続されているが、トレンチゲート電極18からは、絶縁膜20によって絶縁されている。トレンチゲート電極18は、その長手方向の両端部において、ゲート配線WG(図1参照)に接続されている。
図3に示すように、上方から見て、トレンチソース電極28の形状は、トレンチ方向に延びるストライプ状である。なお、図3においては、絶縁膜20(図2参照)は図示を省略している。そして、トレンチソース電極28は、その長手方向の両端部においてソースコンタクト29(図1参照)に接続されている。ソースコンタクト29はソース電極21に接続されている。一方、トレンチソース電極28の長手方向の中間部分の上面は絶縁膜20によって覆われており、ソースコンタクト29及びソース電極21には接触していない。これにより、トレンチソース電極28は、その長手方向における一部分を介して、ソース電極21に接続されている。本実施形態においては、トレンチソース電極28は、その両端部及びソースコンタクト29を介してソース電極21に接続されている。
一方、図2に示すように、n+型基板11の下面上の全域には、ドレイン電極22が設けられている。ドレイン電極22は、n+型基板11の下面に接しており、従って、n+型基板11に接続されている。
なお、一例では、n+型基板11、n−型エピタキシャル層12、p型ベース層13、n+型ソース領域14及びp+型領域15は、単結晶のシリコン(Si)にリン(P)等のドナー又はボロン(B)等のアクセプタが導入されて形成されており、ゲート絶縁膜17及び容量絶縁膜27は酸化シリコンにより形成されており、トレンチゲート電極18及びトレンチソース電極28は多結晶シリコンによって形成されている。n+型基板11のドナー濃度は例えば1×1019cm−3以上であり、n−型エピタキシャル層12のドナー濃度は例えば1×1017cm−3以下である。また、ゲートパッドPG、ゲート配線WG、ソースコンタクト29、ソース電極21及びドレイン電極22は、銅(Cu)若しくはアルミニウム(Al)等の金属又は合金によって形成されている。
次に、本実施形態の動作について説明する。
図4は、本実施形態に係る半導体装置を例示する回路図である。
図2及び図4に示すように、MOSFET領域AMOSFETにおいては、ソース電極21とドレイン電極22との間に、n+型ソース領域14をソースとし、p型ベース層13をチャネルとし、n+型基板11をドレインとし、トレンチゲート電極18をゲートとした縦型MOSFET30が形成される。
また、キャパシタ領域ACapacitorにおいては、ソース電極21に接続されたトレンチソース電極28を一方の電極とし、ドレイン電極22に接続されたn−型エピタキシャル層12を他方の電極とし、容量絶縁膜27を容量絶縁膜としてキャパシタCsnuが形成される。キャパシタCsnuは縦型MOSFET30のソース・ドレイン間に接続されている。
更に、トレンチソース電極28がその長手方向の両端部のみを介してソース電極21に接続されているため、キャパシタCsnuの一方の電極であるトレンチソース電極28と、縦型MOSFET30のソースであるn+型ソース領域14との間に、寄生抵抗Rsnuが発生する。図4に示すように、半導体装置1の等価回路においては、寄生抵抗RsnuはキャパシタCsnuに対して直列に接続される。
更にまた、縦型MOSFET30及びキャパシタCsnuは同一の半導体チップに形成されているため、縦型MOSFET30とキャパシタCsnuとの間の寄生インダクタンスは極めて小さい。
次に、本実施形態の効果について説明する。
図5は、横軸に時間をとり、縦軸に縦型MOSFETのソースドレイン電圧をとって、縦型MOSFETをターンオフしたときのソースドレイン電圧の変化を例示するグラフ図である。
図5に示すように、縦型MOSFET30をオン状態からオフ状態に移行させると、縦型MOSFET30が組み込まれた回路の寄生インダクタンスに起因して、縦型MOSFETのソースドレイン電圧が跳ね上がる。この現象を「スパイク現象」という。図5に示すように、スパイク現象が発生するとソースドレイン電圧は振動するが、やがて減衰して一定値に収束する。この収束値に対するソースドレイン電圧の変動量の最大値をスパイク量ΔVとすると、下記数式に示すように、スパイク量ΔVは寄生インダクタンスLs及び電流の変化率(di/dt)に比例する。
ΔV=−Ls×(di/dt)
そして、電圧Vがスパイク現象によって縦型MOSFET30の耐圧に達すると、p型ベース層13内におけるトレンチゲート電極18の近傍でアバランシェ降伏が生じ、大きなスイッチング損失が発生する。また、ソースドレイン電圧が一定値に収束するまでの時間Tの間、回路上の寄生インダクタンスから電磁ノイズが放射される。
本実施形態に係る半導体装置1においては、キャパシタCsnuが縦型MOSFET30のソース−ドレイン間に接続されることにより、このキャパシタCsnuが縦型MOSFET30のスナバ回路となる。すなわち、キャパシタCsnuを設けることにより、スパイク量ΔVを低減することができる。このとき、縦型MOSFET30及びキャパシタCsnuを同一の半導体チップに形成することにより、縦型MOSFET30とキャパシタCsnuとの間の寄生インダクタンスが低くなり、スパイク電流がキャパシタCsnuからなるスナバ回路に効率的に流れる。この結果、スナバ回路が有効に機能する。また、スナバ回路の存在によるスパイク量ΔVの増大を抑制することができる。
また、キャパシタCsnuの一方の電極であるトレンチソース電極28と、縦型MOSFET30のソースであるn+型ソース領域14との間に、寄生抵抗Rsnuを付加しているため、スパイク現象に起因したソースドレイン電圧の振動を速やかに減衰させることができる。すなわち、寄生抵抗Rsnuを設けることにより、図5に示す減衰時間Tを短縮することができる。これにより、電磁ノイズの放射を低減することができる。
更に、本実施形態においては、キャパシタCsnuが縦型MOSFET30に対して外付け部品とならないため、半導体装置1のコストを低減することができる。
これに対して、仮に、スナバ回路を縦型MOSFET30が形成されている半導体チップとは別の半導体チップに形成すると、縦型MOSFETとスナバ回路との間に大きな寄生インダクタンスが生じ、スナバ回路に電流がほとんど流れず、スパイク現象を抑制する効果がほとんど得られない。また、縦型MOSFETとスナバ回路との間の寄生インダクタンスに起因してスパイク量ΔVが増大してしまう。更に、キャパシタCsnuが縦型MOSFET30の外付け部品となるため、コストが増大する。
次に、本発明の第2の実施形態について説明する。
図6は、本実施形態に係る半導体装置のトレンチソース電極を例示する一部拡大平面図である。
図6が示す領域は、図1の領域Bが示す領域に相当する。また、図6においては、絶縁膜20(図2参照)は図示を省略している。
図6に示すように、本実施形態に係る半導体装置においては、上方から見て、トレンチソース電極28の形状がメッシュ状となっている。すなわち、トレンチソース電極28は、トレンチ方向に延びる複数本のストライプ状の部分28aと、トレンチ方向に対して直交する方向に延び、部分28a同士を接続する複数本の部分28bとから構成されている。これにより、前述の第1の実施形態と比較して、容量絶縁膜27の面積を増大させ、キャパシタ領域ACapacitorにおける単位面積当たりのキャパシタCsnuの容量を増加させることができる。この結果、ターンオフ時のソースドレイン電圧の跳ね上がりをより効果的に抑制することができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第1の実施形態と同様である。なお、トレンチソース電極の形状は上述のストライプ状及びメッシュ状には限定されず、種々の形状とすることができる。
次に、本発明の第3の実施形態について説明する。
図7は、本実施形態に係る半導体装置を例示する断面図である。
図7に示すように、本実施形態に係る半導体装置3は、前述の第1の実施形態に係る半導体装置1(図2参照)と比較して、キャパシタ領域ACapacitorにおけるn−型エピタキシャル層12の上層部分に、n+型層31が形成されている点が異なっている。これにより、トレンチ26間にはn+型層31が配置される。n+型層31の下面は、トレンチ26の下端部よりも上方に位置している。n+型層31の実効的なドナー濃度は、n−型エピタキシャル層12の実効的なドナー濃度よりも高く、n−型エピタキシャル層12(高抵抗層)に対して低抵抗層(他の低抵抗層)となっている。n+型層31はキャパシタ領域ACapacitorに対して追加のイオン注入を行うことで形成可能である。
本実施形態によれば、トレンチ26間にドナー濃度がn−型エピタキシャル層12よりも高いn+型層31が設けられているため、トレンチソース電極28に負極、ドレイン電極22に正極の電圧が印加されたときに、トレンチ26の側面を起点とした空乏層がn+型層31内に広がりにくい。これにより、空乏層の形成によるキャパシタCsnuの実効的な電極間距離の増大を抑えることができ、キャパシタの容量の低下を抑制することができる。すなわち、n−型エピタキシャル層12によって耐圧を確保しつつ、n+型層31によってキャパシタCsnuの容量を増加させることができる。この結果、第1の実施形態と比較して、スナバ回路の容量が大きい半導体装置を得ることができる。本実施形態における上記以外の構成、動作及び効果は、前述の第1の実施形態と同様である。
次に、本発明の第4の実施形態について説明する。
図8は、本実施形態に係る半導体装置を例示する模式的平面図であり、
図9は、図8に示すC−C’線による断面図である。
図8及び図9に示すように、本実施形態に係る半導体装置4においては、ソースコンタクト29は、トレンチソース電極28の長手方向(トレンチ方向)の両端部の直上域と中央部の直上域に合計3個設けられている。これにより、トレンチソース電極28は、両端部及び中央部の合計3ヶ所を介してソース電極21に接続されている。この結果、本実施形態に係る半導体装置4においては、前述の第1の実施形態に係る半導体装置1(図2参照)と比較して、寄生抵抗Rsnuを低減することができる。このように、ソースコンタクト29の個数及び配置を選択することにより、トレンチソース電極28とn+型ソース領域14との間に発生する寄生抵抗Rsnuの大きさを任意に制御することができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第1の実施形態と同様である。なお、ソースコンタクト29の個数は2個及び3個には限定されず、1個又は4個以上としてもよい。また、トレンチソース電極28がソースコンタクト29に接する位置も、トレンチソース電極28における長手方向の両端部及び中央部には限定されず、付加したい寄生抵抗Rsnuの大きさに応じて、最適な位置とすることができる。
次に、本発明の第5の実施形態について説明する。
図10は、本実施形態に係る半導体装置を例示する断面図である。
図10に示すように、本実施形態に係る半導体装置5においては、ソース電極21がMOSFET領域AMOSFETだけでなく、キャパシタ領域ACapacitorにも設けられている。また、n−型エピタキシャル層12の最上層部分におけるトレンチ26の相互間には、導電型がp+型のp+型層32が形成されている。更に、各p+型層32の直上域の一部には絶縁膜20が形成されていない。この結果、p+型層32はソース電極21に接している。
本実施形態における上記以外の構成及び動作は、前述の第1の実施形態と同様である。本実施形態においても、前述の第1の実施形態と同様に、縦型MOSFETと同じチップに、縦型MOSFETに直列に接続されたキャパシタ及び寄生抵抗を形成することができる。
次に、本発明の第6の実施形態について説明する。
図11は、本実施形態に係るDC−DCコンバータを例示する回路図である。
本実施形態は、DC−DCコンバータの実施形態である。
図11に示すように、本実施形態に係るDC−DCコンバータ41においては、直流電源42が設けられている。直流電源42の負極の電位は負極側基準電位であり、例えば接地電位GNDである。また、直流電源42の正極の電位は正極側基準電位であり、入力電位Vinである。そして、直流電源42の正極と負極との間、すなわち、入力電位Vinと接地電位GNDとの間には、出力回路43が接続されている。
出力回路43においては、例えばN型のMOSFETからなるハイサイド・トランジスタHQと、例えばN型のMOSFETからなるローサイド・トランジスタLQとが直列に接続されている。これにより、ハイサイド・トランジスタHQのドレインに入力電位Vinが印加され、ハイサイド・トランジスタHQのソースはローサイド・トランジスタLQのドレインに接続されており、ローサイド・トランジスタLQのソースに接地電位GNDが印加される。そして、ハイサイド・トランジスタHQに対して並列にスナバ回路44Hが接続されており、ローサイド・トランジスタLQに対して並列にスナバ回路44Lが接続されている。
また、DC−DCコンバータ41においては、出力回路43を制御するコントロール回路45が設けられている。コントロール回路45は、ハイサイド・トランジスタHQのゲート電位及びローサイド・トランジスタLQのゲート電位を制御することにより、トランジスタHQ及びLQの導通/非導通をそれぞれ切替える回路である。コントロール回路45においては、制御信号を出力するPWM(Pulse Width Modulation:パルス幅変調)制御回路(図示せず)と、PWM制御回路から出力された制御信号を増幅する複数段のCMOS回路(図示せず)等が設けられている。
更に、DC−DCコンバータ41においては、インダクタ51及びキャパシタ52が設けられている。インダクタ51は、ハイサイド・トランジスタHQとローサイド・トランジスタLQとの接続点Nと出力端子49との間に接続されており、キャパシタ52は、出力端子49と接地電位GNDとの間に接続されている。これにより、インダクタ51及びキャパシタ52からなるLC回路が構成されている。
そして、DC−DCコンバータ41においては、ハイサイド・トランジスタHQ及びスナバ回路44Hは、前述の第1の実施形態に係る半導体装置1によって構成されている。すなわち、ハイサイド・トランジスタHQは縦型MOSFET30によって構成されており、スナバ回路44HはキャパシタCsnu及び寄生抵抗Rsnuによって構成されている。同様に、ローサイド・トランジスタLQ及びスナバ回路44Lも、第1の実施形態に係る半導体装置1によって構成されている。このように、DC−DCコンバータ41においては、半導体装置1が出力回路43のスイッチングデバイスとして使用されている。
次に、本実施形態の動作及び効果について説明する。
DC−DCコンバータ41が作動して、ハイサイド・トランジスタHQ及びローサイド・トランジスタLQがそれぞれターンオフすると、直流電源42、ハイサイド・トランジスタHQ、接続点N、ローサイド・トランジスタLQ及び直流電源42からなる電流経路には、寄生インダクタンスLs(Stray Inductance)が発生する。
しかしながら、本実施形態においては、スナバ回路44H及び44Lがそれぞれハイサイド・トランジスタHQ及びローサイド・トランジスタLQと同じチップに形成されているため、前述の第1の実施形態において説明した動作により、ハイサイド・トランジスタHQ及びローサイド・トランジスタLQの双方においてスパイク現象を抑制し、ソースドレイン電圧の変動を抑制することができる。なお、寄生インダクタンスLsは上述の電流経路上のどの位置に発生しても、スパイク量ΔVに及ぼす影響は等価であるが、図11においては、便宜上、直流電源42の正極とハイサイド・トランジスタHQとの間に寄生インダクタンスLsを記載した。後述する他の図においても同様である。
次に、本発明の第7の実施形態について説明する。
図12は、本実施形態に係るDC−DCコンバータを例示する回路図である。
図12に示すように、本実施形態に係るDC−DCコンバータ41Hにおいては、ハイサイド・トランジスタHQのみにスナバ回路44Hが接続されており、ローサイド・トランジスタLQにはスナバ回路は接続されていない。すなわち、ハイサイド・トランジスタHQ及びスナバ回路44Hのみが、前述の第1の実施形態に係る半導体装置1によって構成されている。本実施形態においては、ハイサイド・トランジスタHQに生じるスパイク現象を抑制することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第6の実施形態と同様である。
次に、本発明の第8の実施形態について説明する。
図13は、本実施形態に係るDC−DCコンバータを例示する回路図である。
図13に示すように、本実施形態に係るDC−DCコンバータ41Lにおいては、ローサイド・トランジスタLQのみにスナバ回路44Lが接続されており、ハイサイド・トランジスタHQにはスナバ回路は接続されていない。すなわち、ローサイド・トランジスタLQのみにスナバ回路44Lのみが、前述の第1の実施形態に係る半導体装置1によって構成されている。本実施形態においては、ローサイド・トランジスタLQに生じるスパイク現象を抑制することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第6の実施形態と同様である。
なお、第6〜第8の実施形態においては、出力回路43を構成するスイッチングデバイスとして前述の第1の実施形態に係る半導体装置1を用いる例を示したが、本発明はこれに限定されず、第6〜第8の実施形態において、第2〜第5の実施形態のいずれかに係る半導体装置を用いてもよい。また、第6の実施形態において、ハイサイド・トランジスタHQ及びスナバ回路44Hとローサイド・トランジスタLQ及びスナバ回路44Lとで、相互に異なる実施形態に係る半導体装置を用いてもよい。
次に、本発明の第9の実施形態について説明する。
図14は、本実施形態に係る半導体装置を例示する断面図である。
本実施形態に係る半導体装置は、縦型のパワーMOSFETである。
図14に示すように、本実施形態に係る半導体装置101においては、導電型がn+型の半導体基板(以下、「n+型基板111」という)が設けられており、このn+型基板111上には、導電型がp型の半導体層(以下、「p型ベース層112」という)が設けられている。n+型基板111とp型ベース層112とは相互に接している。また、p型ベース層112の上層部分の一部には、導電型がn+型の半導体領域(以下、「n+型ソース領域113」という)が形成されており、p型ベース層112の上層部分の他の一部には、導電型がp+型のp+型領域114が形成されている。n+型ソース領域113とp+型領域114とは相互に接しており、上方、すなわち、p型ベース層112の上面に対して垂直な方向から見て、n+型ソース領域113及びp+型領域114はいずれもストライプ状に形成されており、交互に配列されている。
半導体装置101においては、n+型ソース領域113の上面側から、トレンチ116が形成されている。トレンチ116は、n+型ソース領域113及びp型ベース層112を貫通して、n+型基板111の上層部分に到達している。また、上方から見て、トレンチ116はn+型ソース領域113が延びる方向にストライプ状に延びている。トレンチ116の内面上の全域には、ゲート絶縁膜117が形成されており、トレンチ116の内部には、トレンチゲート電極118が埋め込まれている。これにより、トレンチゲート電極118は、ゲート絶縁膜117によって、n+型基板111、p型ベース層112及びn+型ソース領域113から絶縁されている。トレンチゲート電極118の底面の位置は、n+型基板111とp型ベース層112との界面の位置よりも下方にある。
また、p型ベース層112の上面上におけるトレンチ116の直上域及びその周辺には、絶縁膜120が設けられている。更に、p型ベース層112の上面上には、絶縁膜120を覆うように、ソース電極121が設けられている。ソース電極121は、p型ベース層112の上層部分に設けられたn+型ソース領域113及びp+型領域114に接しており、従って、n+型ソース領域113及びp+型領域114に接続されているが、トレンチゲート電極118からは、絶縁膜120によって絶縁されている。更にまた、p型ベース層112の上面上の他の領域には、トレンチゲート電極118に接続されたゲート電極(図示せず)が設けられている。
一方、n+型基板111の下面上の全域には、ドレイン電極122が設けられている。ドレイン電極122は、n+型基板111の下面に接しており、従って、n+型基板111に接続されている。このように、半導体装置101においては、ドレイン電極122とソース電極121との間に、半導体部分、すなわち、n+型基板111、p型ベース層112、n+型ソース領域113及びp+型領域114が挟まれており、この半導体部分に、トレンチゲート電極118が埋設されている。
そして、本実施形態においては、ゲート絶縁膜117におけるトレンチ116の底面上に形成された部分117aの厚さと、ゲート絶縁膜117におけるトレンチ116の側面上に形成された部分117bの厚さとが、相互に異なっている。より具体的には、底面上の部分117aの厚さは、側面上の部分117bのうち最も薄い部分の厚さよりも厚い。なお、トレンチ116の底面とは、トレンチ116のドレイン電極122側の面をいい、トレンチ116の側面とは、底面以外の面、すなわち、ドレイン電極122からソース電極121に向かう方向に略平行な面をいう。
また、一例では、n+型基板111、p型ベース層112、n+型ソース領域113及びp+型領域114は、単結晶のシリコン(Si)にリン(P)等のドナー又はボロン(B)等のアクセプタが導入されて形成されており、ゲート絶縁膜117は酸化シリコンにより形成されており、トレンチゲート電極118は多結晶シリコンによって形成されている。また、ソース電極121及びドレイン電極122は、銅(Cu)若しくはアルミニウム(Al)等の金属又は合金によって形成されている。n+型基板111のドナー濃度は、例えば、1×1019cm−3以上である。
次に、本実施形態に係る半導体装置の製造方法について説明する。
図15(a)乃至(c)及び図16(a)乃至(c)は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
先ず、図15(a)に示すように、例えば単結晶のシリコンからなるn+型基板111を用意する。そして、このn+型基板111上に、n型のシリコンをエピタキシャル成長させ、エピタキシャル層を形成する。次に、このn型のエピタキシャル層に対して、ボロンイオン(B+)のイオン注入を行い、熱処理により拡散させ、n+型基板111に到達するp型ベース層112を形成する。
次に、図15(b)に示すように、p型ベース層112の上面側から、p型ベース層112を貫通してn+型基板111に到達するように、トレンチ116を形成する。そして、トレンチ116の内部に、酸化シリコン等の絶縁材料126を埋め込む。
次に、図15(c)に示すように、トレンチ116の上部に埋め込まれた絶縁材料126を除去し、トレンチ116の下部のみに残留させる。このとき、残留した絶縁材料126の上面の位置は、n+型基板111とp型ベース層112との界面よりも下方とする。
次に、図16(a)に示すように、例えば、酸化雰囲気中で熱処理を行って、トレンチ116の内面上に熱酸化膜127を形成する。これにより、絶縁材料126と熱酸化膜127とが一体化して、ゲート絶縁膜117が形成される。このとき、絶縁材料126がゲート絶縁膜117におけるトレンチ116の底面上の部分117aとなり、熱酸化膜127がゲート絶縁膜117におけるトレンチ116の側面上の部分117bとなり、部分117aの厚さは部分117bの厚さよりも厚くなる。なお、トレンチ116の内面上には、熱酸化膜127を形成する替わりに、例えばCVD法(Chemical Vapor Deposition法:化学気相成長法)等によって絶縁膜を堆積させてもよい。
次に、図16(b)に示すように、トレンチ116内に、例えば多結晶シリコンを埋め込み、トレンチゲート電極118を形成する。
次に、図16(c)に示すように、p型ベース層112の上層部分におけるトレンチ116に接する領域にリン等のドナーを注入することにより、n+型ソース領域113を形成する。また、pベース層112の上層部分の他の領域にボロン等のアクセプタを注入することにより、p+型領域114を形成する。
次に、図14に示すように、p型ベース層112の上面上におけるトレンチ116の直上域及びその周辺に絶縁膜120を形成する。次に、p型ベース層112の上面上に、絶縁膜120を覆い、n+型ソース領域113及びp+型領域114に接触するように、ソース電極121を形成する。また、p型ベース層112の上面上の他の領域には、ゲート電極(図示せず)を形成する。一方、n+型基板111の下面上の全面に、ドレイン電極122を形成する。
次に、本実施形態の作用効果について説明する。
本実施形態に係る半導体装置101においては、n+型基板111がp型ベース層112に接しており、n+型基板111とp型ベース層112との間に、ドナー濃度がn+型基板111のドナー濃度よりも低いバッファー層が設けられていない。このため、バッファー層の厚さのばらつきに起因して、半導体装置101の特性がばらつくという問題が生じない。なお、この場合のバッファー層とは、例えば、ドナー濃度が1×1017cm−3以下のn−型シリコン層をいう。
また、バッファー層が設けられていないため、半導体装置101の耐圧はゲート絶縁膜117の厚さによって決まる。すなわち、ゲート絶縁膜117におけるトレンチ116の底面上に設けられた部分117aの厚さによって、トレンチゲート電極118とドレイン電極122との間の耐圧が決まり、ゲート絶縁膜117におけるトレンチ116の側面上に設けられた部分117bの厚さによって、トレンチゲート電極118とソース電極121との間の耐圧が決まる。但し、部分117bの厚さを厚くし過ぎると、トレンチゲート電極118がp型ベース層112に及ぼす電界効果が小さくなり、MOSFETの応答性が低下する。
本実施形態においては、部分117aの厚さと部分117bの厚さとを異ならせているため、ゲート・ドレイン間の耐圧と、ゲート・ソース間の耐圧を、相互に独立して設定することができる。これにより、半導体装置101の耐圧を最適化することができる。例えば、部分117aの厚さを部分117bの厚さよりも厚くすることにより、MOSFETの応答性を確保しつつ、ゲート・ドレイン間の耐圧を高めることができる。一例では、部分117aの厚さを50乃至100nm(ナノメートル)とすることにより、定格15Vの耐圧を確保することができ、部分117bの厚さを15乃至20nmとすることにより、5Vの電圧による駆動を実現することができる。
次に、第9の実施形態の変形例について説明する。
本変形例は、前述の第9の実施形態と比較して、ゲート絶縁膜の製造方法が異なっている。
図17(a)乃至(c)は、本変形例に係る半導体装置の製造方法を例示する工程断面図である。
先ず、図15(a)で説明した方法により、n+型基板111上にp型ベース層112を形成する。次に、図17(a)に示すように、トレンチ116を形成し、トレンチ116の内面上に酸化シリコン膜131を形成し、その上に窒化シリコン膜132を形成する。
次に、図17(b)に示すように、RIE(Reactive Ion Etching:反応性イオンエッチング)等のドライエッチングを行い、窒化シリコン膜132のうち、トレンチ116の底面上に形成された部分を除去する。これにより、トレンチ116の底面上において、酸化シリコン膜131が露出する。
次に、図17(c)に示すように、酸化雰囲気中で熱処理を行う。これにより、酸化シリコン膜131の露出部分において熱酸化が進行し、トレンチ116の底部に厚い熱酸化膜133が形成される。その後、窒化シリコン膜132を除去する。これにより、酸化シリコン膜131及び熱酸化膜133により、ゲート絶縁膜117が形成される。このとき、ゲート絶縁膜117の部分117aは酸化シリコン膜131及び熱酸化膜133によって形成されて相対的に厚くなり、部分117bは酸化シリコン膜131によって形成されて相対的に薄くなる。以後の製造方法は、前述の第9の実施形態と同様である。
本変形例によっても、部分117aの厚さと部分117bの厚さとが相互に異なるゲート絶縁膜117を形成することができる。本変形例における上記以外の構成及び作用効果は、前述の第9の実施形態と同様である。
次に、本発明の第10の実施形態について説明する。
図18は、本実施形態に係るDC−DCコンバータを例示する回路図であり、
図19は、本実施形態に係る半導体装置を例示する断面図である。
図18に示すように、本実施形態に係るDC−DCコンバータ141においては、直流電源142が設けられている。直流電源142の負極の電位は負極側基準電位であり、例えば接地電位GNDである。また、直流電源142の正極の電位は正極側基準電位であり、入力電位Vinである。そして、直流電源142の正極と負極との間、すなわち、入力電位Vinと接地電位GNDとの間には、出力回路143が接続されている。出力回路143においては、例えばN型のMOSFETからなるハイサイド・トランジスタHQと、例えばN型のMOSFETからなるローサイド・トランジスタLQとが直列に接続されている。これにより、ハイサイド・トランジスタHQのドレインに入力電位Vinが印加され、ハイサイド・トランジスタHQのソースはローサイド・トランジスタLQのドレインに接続されており、ローサイド・トランジスタLQのソースに接地電位GNDが印加される。
また、ハイサイド・トランジスタHQに対して並列に、キャパシタ144が接続されている。キャパシタ144の容量は、例えば6000pF以下である。なお、DC−DCコンバータ141が動作すると、直流電源142、ハイサイド・トランジスタHQ及びローサイド・トランジスタLQからなる電流経路には、寄生インダクタンスLs(Stray Inductance)が発生する。これについては、後述する。
また、DC−DCコンバータ141においては、出力回路143を制御するコントロール回路145が設けられている。コントロール回路145は、ハイサイド・トランジスタHQのゲート電位及びローサイド・トランジスタLQのゲート電位を制御することにより、トランジスタHQ及びLQの導通/非導通をそれぞれ切替える回路である。コントロール回路145においては、制御信号を出力するPWM(Pulse Width Modulation:パルス幅変調)制御回路(図示せず)と、PWM制御回路から出力された制御信号を増幅する複数段のCMOS回路(図示せず)等が設けられている。
更に、DC−DCコンバータ141においては、インダクタ151及びキャパシタ152が設けられている。インダクタ151は、ハイサイド・トランジスタHQとローサイド・トランジスタLQとの接続点Nと出力端子149との間に接続されており、キャパシタ152は、出力端子149と接地電位GNDとの間に接続されている。これにより、インダクタ151及びキャパシタ152からなるLC回路が構成されている。
そして、図19に示すように、DC−DCコンバータ141においては、ハイサイド・トランジスタHQ及びキャパシタ144が同一の半導体チップ146に形成されている。すなわち、半導体チップ146においては、スイッチ領域As及びキャパシタ領域Acが設定されており、スイッチ領域Asにはハイサイド・トランジスタHQが形成されており、キャパシタ領域Acにはキャパシタ144が形成されている。ハイサイド・トランジスタHQの構成は、前述の第8の実施形態に係る半導体装置101と同様である。
一方、半導体チップ146のキャパシタ領域Acにおいては、n+型基板111上に、n型エピタキシャル層161が設けられている。n型エピタキシャル層161は、例えば、前述の第8の実施形態における図15(a)に示す工程において、n+型基板111上に形成されたn型エピタキシャル層のうち、ボロンイオンが注入されていない部分である。また、n型エピタキシャル層161の上層部分には、p+型領域114が形成されている。
更に、キャパシタ領域Acにおいては、上側、すなわちp+型領域114の上面側から、トレンチ162が形成されている。トレンチ162は、p+型領域114及びn型エピタキシャル層161を貫通してn+型基板111の上層部分に到達している。これにより、n+型基板111上におけるトレンチ162の周囲には、n+型基板111に接したn型エピタキシャル層161が形成されている。トレンチ162は、例えば、スイッチ領域Asのトレンチ116と同じ工程で形成されたものであり、トレンチ116の深さとトレンチ162の深さとは相互に等しい。すなわち、高さ方向において、トレンチ116の底面の位置はトレンチ162の底面の位置に等しい。
更にまた、トレンチ162の内面上には、容量絶縁膜163が形成されている。容量絶縁膜163はスイッチ領域Asのゲート絶縁膜117と同じ工程で形成されたものであり、トレンチ162の底面上の部分163aが、トレンチ162の側面上の部分163bよりも厚くなっている。そして、トレンチ162内には、トレンチソース電極164が設けられている。トレンチソース電極164は、例えば、スイッチ領域Asのトレンチゲート電極118と同じ工程で形成されたものである。但し、トレンチソース電極164は、ゲート電極(図示せず)ではなく、ソース電極121に接続されている。
次に、本実施形態の作用効果について説明する。
図20は、横軸に時間をとり、縦軸にハイサイド・トランジスタに印加される電圧及び流れる電流をとって、ハイサイド・トランジスタがターンオフしたときの挙動を例示するグラフ図である。
DC−DCコンバータ141が動作することにより、電流経路に寄生インダクタンスLsが発生する。これにより、図20に示すように、ハイサイド・トランジスタHQがターンオフしたときに、ハイサイド・トランジスタHQに印加される電圧Vが一時的に跳ね上がるスパイク現象が発生する。このときのスパイク量ΔVは、下記数式に示すように、寄生インダクタンスLs及び電流の変化率(di/dt)に比例する。なお、下記数式は、前述の第1の実施形態において示した数式と同じものである。
ΔV=−Ls×(di/dt)
そして、電圧Vがスパイク現象によってハイサイド・トランジスタHQの耐圧に達すると、p型ベース層112内におけるトレンチゲート電極118の近傍でアバランシェ降伏が生じ、大きなスイッチング損失が発生する。
このスイッチング損失を低減する方法として、ハイサイド・トランジスタHQのソース・ドレイン間にキャパシタを接続してスナバ回路を形成する方法がある。しかし、仮に、このスナバ回路をハイサイド・トランジスタHQが形成されている半導体チップとは別の半導体チップに形成すると、ハイサイド・トランジスタHQとスナバ回路との間に大きな寄生インダクタンスが生じ、スナバ回路に電流がほとんど流れず、スイッチング損失を低減する効果がほとんど得られない。また、スナバ回路がハイサイド・トランジスタHQに対して外付け部品となるため、部品数が増加してDC−DCコンバータ141のコストが増大してしまう。
これに対して、本実施形態によれば、トレンチソース電極164はソース電極121に接続されており、n+型基板111及びn型エピタキシャル層161はドレイン電極122に接続されており、トレンチソース電極164とn+型基板111及びn型エピタキシャル層161との間に、容量絶縁膜163が介在している。これにより、ハイサイド・トランジスタHQのソース・ドレイン間にキャパシタ144が形成され、このキャパシタ144がスナバ回路となる。
この場合、ハイサイド・トランジスタHQ及びキャパシタ144は同一の半導体チップ146に形成されているため、ハイサイド・トランジスタHQとキャパシタ144との間の寄生インダクタンスは極めて小さく、スパイク電流がキャパシタ144に効率的に流れる。この結果、スナバ回路が有効に機能する。
また、n+型基板111上にn型エピタキシャル層161を設け、n型エピタキシャル層161を貫通してn+型基板111に到達するようにトレンチ162を形成することにより、キャパシタ144の電極面積を増大させると共に、電極間距離を容量絶縁膜163の膜厚まで低減し、キャパシタ144の容量を増やすことができる。
更に、容量絶縁膜163におけるトレンチ162の底面上に形成された部分163aの厚さを相対的に厚くし、トレンチ162の側面上に形成された部分163bの厚さを相対的に薄くすることにより、ソース・ドレイン間の耐圧を確保しつつ、キャパシタ144の容量を大きくすることができる。
更にまた、トレンチ162をトレンチ116と同じ工程で形成し、容量絶縁膜163をゲート絶縁膜117と同じ工程で形成し、トレンチソース電極164をトレンチゲート電極118と同じ工程で形成することにより、キャパシタ144をハイサイド・トランジスタHQと同時に作製することができる。この結果、半導体チップ146の作製コストを抑えることができる。
更にまた、キャパシタ144がハイサイド・トランジスタHQに対して外付け部品とならないため、コストの増加を抑えることができる。本実施形態における上記以外の作用効果は、前述の第9の実施形態と同様である。
次に、上述の第10の実施形態の効果を示す試験例について説明する。
先ず、第1の試験例について説明する。
本試験例においては、図18及び図19に示すDC−DCコンバータ141を想定して、キャパシタ144の大きさがハイサイド・トランジスタHQの電力損失に及ぼす影響をシミュレートした。
図21は、横軸にスナバ回路を構成するキャパシタの容量をとり、縦軸に電力損失をとって、スナバ回路のキャパシタの容量がハイサイド・トランジスタの損失に及ぼす影響を例示するグラフ図である。
図21の横軸が表す容量は、図18及び図19に示すキャパシタ144の容量に相当する。横軸の単位はpF(ピコファラド)であり、縦軸の単位はW(ワット)である。また、本試験例においては、寄生インダクタンスLsの大きさは5nH(ナノヘンリー)とし、DC−DCコンバータ141から出力される電流の大きさは、16A(アンペア)とした。
図21に示すように、キャパシタ144の容量が0pFから6000pFの範囲で増加すると、導通損失はほとんど変化せず、ターンオン損失はやや増加するものの、ターンオフ損失が大きく減少し、この結果、ハイサイド・トランジスタHQの総損失は大きく減少した。一方、容量を6000pFを超えて大きくしても、ハイサイド・トランジスタHQの損失を低減する効果は飽和した。
図21に示す例では、キャパシタ144の容量が6000pFから12000pFの範囲にあるときのハイサイド・トランジスタHQの総損失は、容量が0pFであるときのハイサイド・トランジスタHQの総損失と比較して、半分以下となった。このように、キャパシタ144を設けることにより、ハイサイド・トランジスタHQの総損失を低減することができた。但し、容量を6000pFよりも大きくしても、ハイサイド・トランジスタHQの損失を低減する効果は飽和するため、キャパシタ144の容量は6000pF以下とすることが好ましい。
次に、第2の試験例について説明する。
本試験例においては、図18及び図19に示すDC−DCコンバータ141を想定して、本実施形態に係るDC−DCコンバータの効率をシミュレートした。また、比較例として、DC−DCコンバータ141からキャパシタ144を除いたDC−DCコンバータを想定し、同様な条件でシミュレートした。
図22は、横軸に寄生インダクタンスLsの大きさをとり、縦軸にDC−DCコンバータの効率をとって、寄生インダクタンスがDC−DCコンバータの効率に及ぼす影響を例示するグラフ図である。
なお、図22の縦軸に示す「効率」とは、DC−DCコンバータの入力電力に対する出力電力の比率を百分率で表した値である。すなわち、「効率」は、以下の数式によって定義される。
効率(%)=(出力電力)/(入力電力)×100
本試験例においては、ハイサイド・トランジスタHQの入力電位Vinを5V(ボルト)とし、ゲート電位を5Vとし、DC−DCコンバータ141の出力電圧Voutを1.083Vとし、出力電流を16Aとし、出力回路143が出力する制御信号の周波数を1MHz(メガヘルツ)とした。
図22に示すように、本実施形態に係るDC−DCコンバータ141においても、比較例に係るDC−DCコンバータにおいても、寄生インダクタンスLsが増大すると効率が低下した。しかし、本実施形態に係るDC−DCコンバータ141においては、比較例に係るDC−DCコンバータと比較して、効率の低下を抑えることができた。これは、キャパシタ144からなるスナバ回路の効果であると考えられる。
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態は、相互に組み合わせて実施することができる。例えば、前述の第1〜第5の実施形態に係る半導体装置において、前述の第9の実施形態のように、ゲート絶縁膜におけるトレンチの底面上に形成された部分の厚さを、トレンチの側面上に形成された部分のうち最も薄い部分の厚さよりも厚くしてもよい。また、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。