JP2012212934A - ワイドバンドギャップ半導体における常時オフ集積jfet電源スイッチおよび作成方法 - Google Patents
ワイドバンドギャップ半導体における常時オフ集積jfet電源スイッチおよび作成方法 Download PDFInfo
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Abstract
【解決手段】電源スイッチは、モノリシックまたはハイブリッドに実装され得、シングルまたはマルチチップのワイドバンドギャップ電源半導体モジュールにビルトインされた制御回路と一体化され得る。該デバイスは、高電力で温度に対する許容性があり、耐放熱性のエレクトロニクスコンポーネントにおいて用いられ得る。該デバイスを作成する方法もまた、記述される。
【選択図】図1
Description
互いに対向する第1および第2の主要表面を有する基板と、
該基板上の該第1の主要表面上の隔たっている位置にある第1および第2のジャンクション電界効果型トランジスタと
を備えている、モノリシック集積回路であって、
該第1および第2のジャンクション電界効果型トランジスタのそれぞれは、
該基板の第1の主要表面上にあり、該基板の第1の主要表面と同一でない広がりを有するn型半導体材料のドレイン層であって、該ドレイン層を囲む該基板の部分は露出している、ドレイン層と、
該ドレイン層上にあり、該基板の第1の主要表面と同一でない広がりを有するn型半導体材料のドリフト層であって、該ドレイン層の部分は露出しており、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上の隔たっている位置上にある1つ以上の隆起した領域であって、該1つ以上の隆起した領域のそれぞれは、該ドリフト層上のn型半導体材料のチャネル領域と該チャネル領域上のn型半導体のソース領域とを含み、該ソース領域の該半導体材料は、該チャネル層の導電性よりも高い導電性を有する、1つ以上の隆起した領域と、
該1つ以上の隆起した領域と隣接し、該ドリフト層および該チャネル領域のn型材料と整流ジャンクションを形成している、該ドリフト層上のp型半導体材料のゲート領域と、
該ゲート領域および該ソース領域上および該ドレイン層の露出した部分上のオーミックコンタクトと、
該第1のジャンクション電界効果型トランジスタの該ソースのオーミックコンタクトと、該第2のジャンクション電界効果型トランジスタの該ゲートのオーミックコンタクトとの間の第1の電気接続と、
該第1のジャンクション電界効果型トランジスタの該ドレインのオーミックコンタクトと、第2のジャンクション電界効果型トランジスタの該ソースのオーミックコンタクトとの間の第2の電気接続と
を備えている、モノリシック集積回路。
互いに対向する第1および第2の主要表面を有する基板と、
該基板上の該第1の主要表面上にあるp型半導体材料のバッファ層と、
n型半導体材料のそれぞれが該バッファ層上で間隔を置いた関係にある、第1および第2の隔たっているチャネル領域であって、該第2のチャネル領域は、該バッファ層上のベース部分と上側部分とを含み、該ベース部分は、肩部を形成するように該上側部分を越えてラテラルに広がる、第1および第2の隔たっているチャネル領域と、
該第1のチャネル領域と隣接し、該第1のチャネル領域と接触する、該バッファ層上のn型半導体材料のソース領域と、
該第1のチャネル領域と該第2のチャネル領域との間の該バッファ層上の、該第1のチャネル領域および該第2のチャネル領域の両方と接触する、n型半導体材料のソース/ドレイン領域であって、該ソース/ドレイン領域の一部は、該第2のチャネル領域の肩部部分とオーバーラップしている、ソース/ドレイン領域と、
ドレイン領域であって、該ドレイン領域は、該バッファ層と直接的に接触しないように、該第2のチャネル領域の該肩部の上にある、ドレイン領域と、
該第1のチャネル領域上の、該第1のチャネル領域と整流ジャンクションを形成しているp型半導体材料の第1のゲート領域と、
該第2のチャネル領域のトップ部分の上側の表面上の、該第2のチャネル領域と整流ジャンクションを形成しているp型半導体材料の第2のゲート領域と、
該ソース領域、該第1および第2のゲート領域、該ソース/ドレイン領域、および該ドレイン領域上のオーミックコンタクトと
を備えている、モノリシック集積回路。
第1のバーチカルチャネルJFETを含む集積回路であって、
該第1のバーチカルチャネルJFETは、
互いに対向する第1および第2の表面を有する基板と、
該基板の該第1の表面上の、n型半導体材料のドレイン層と、
前記ドレイン層上にあり、該ドレイン層と同一でない広がりを有するn型半導体材料のドリフト層であり、該ドレイン層の部分は露出しており、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上のn型半導体材料のチャネル領域と該チャネル領域上のn型半導体のソース領域とを含む1つ以上の隆起した領域であって、該ソース領域の該材料は、該チャネル領域の導電性よりも高い導電性を有する、1つ以上の隆起した領域と、
該1つ以上の隆起した領域と隣接し、該ドリフト層および該チャネル領域と整流ジャンクションを形成する、該ドリフト層上のp型半導体材料のゲート領域と、
該ゲート領域および該ソース領域上および該ドレイン層の露出した部分上のオーミックコンタクトと
を備えている、第1のバーチカルチャネルJFETと、
該第1のバーチカルチャネルJFETから隔たっている第2のバーチカルチャネルJFETであって、
該第2のバーチカルチャネルJFETは、
互いに対向する第1および第2の主要表面を有するn型半導体材料の基板と、
該基板の該第1の主要表面上のn型半導体材料のドレイン層と、
該ドレイン層上のn型半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上のn型半導体材料のチャネル領域と該チャネル領域上のn型半導体のソース領域とを含む1つ以上の隆起した領域であって、該ソース領域の該材料は、該チャネル領域の導電性よりも高い導電性を有する、1つ以上の隆起した領域と、
該1つ以上の隆起した領域と隣接し、該ドリフト層および該チャネル領域と整流ジャンクションを形成する、該ドリフト層上のp型半導体材料のゲート領域と、
該ゲートおよびソース領域上および該基板の該第2の主要表面上のオーミックコンタクトと
を備えている、第2のバーチカルチャネルJFETと、
該第1のバーチカルチャネルJFETの該ドレインオーミックコンタクトと該第2のバーチカルチャネルJFETの該ソースオーミックコンタクトとの間の第1の電気接続と、
該第1のバーチカルチャネルJFETの該ソースオーミックコンタクトと該第2のバーチカルチャネルJFETの該ゲートオーミックコンタクトとの間の第2の電気接続と
を備えている、集積回路。
ディスクリートラテラルチャネルJFETであって、
該ディスクリートラテラルチャネルJFETは、
互いに対向する第1および第2の主要表面を有する基板と、
該基板の該第1の主要表面上の、p型半導体材料のバッファ層と、
それぞれが該バッファ層上で間隔を置いた関係にあるn型半導体材料の、ディスクリートソースおよびドレイン領域と、
該ソースおよびドレイン領域の間の該バッファ層上の、該ソースおよびドレイン領域のそれぞれと接触する、n型半導体材料のチャネル領域と、
該チャネル領域上の、該チャネル領域と整流ジャンクションを形成しているp型半導体材料のゲート領域と、
該ソース、ゲート、およびドレイン領域上のオーミックコンタクトと
を備えている、ディスクリートラテラルチャネルJFETと、
ディスクリートバーチカルチャネルJFETであって、
該ディスクリートバーチカルチャネルJFETは、
互いに対向する第1および第2の主要表面を有するn型半導体材料の基板と、
該基板の該第1の主要表面上の、n型半導体材料のドレイン層と、
該ドレイン層上のn型半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上のn型半導体材料のチャネル領域と該チャネル領域上のn型半導体のソース領域とをそれぞれが含む1つ以上の隔たっている隆起した領域であって、該ソース領域の該材料は、該チャネル領域の導電性よりも高い導電性を有する、1つ以上の隔たっている隆起した領域と、
該1つ以上の隆起した領域と隣接し、該ドリフト層および該チャネル領域と整流ジャンクションを形成している、該ドリフト層上のp型半導体材料のゲート領域と、
該ゲートおよびソース領域上、および該基板の該第2の主要表面上のオーミックコンタクトと
を備えている、ディスクリートバーチカルチャネルJFETと、
該ラテラルチャネルJFETの該ドレインオーミックコンタクトと該バーチカルチャネルJFETの該ソースオーミックコンタクトとの間の第1電気接続と、
該ラテラルチャネルJFETの該ソースオーミックコンタクトと該バーチカルチャネルJFETの該ゲートオーミックコンタクトとの間の第2電気接続と
を備えている、集積回路。
互いに対向する第1および第2の主要表面を有する基板と、
該基板の該第1の主要表面上の、p型半導体材料のバッファ層と、
該バッファ層上のn型半導体材料のチャネル層と、
該チャネル層上で間隔を置いた関係にある、n型半導体材料の隔たっている該ソース領域および該ドレイン領域と、
該ソース領域と該ドレイン領域との間の該チャネル層上の、該ソース領域および該ドレイン領域のそれぞれから間隔を置いたn型半導体材料のソース/ドレイン領域と、
該ソース領域と該ソース/ドレイン領域との間の該チャネル層内で形成され、該チャネル層と整流ジャンクションを形成しているp型半導体材料の第1ゲート領域と、
該ソース/ドレイン領域と該ドレイン領域との間の該チャネル層内で形成され、該チャネル層と整流ジャンクションを形成しているp型半導体材料の第2のゲート領域と、
該ソース領域、該第1および第2のゲート領域、該ソース/ドレイン領域、および該ドレイン領域上のオーミックコンタクトと
を備えている、モノリシックラテラルチャネルジャンクション電界効果型トランジスタ(JFET)。
ディスクリートラテラルチャネルJFETを含む集積回路であって、
該ディスクリートラテラルチャネルJFETは、
互いに対向する第1および第2の主要表面を有する基板と、
該基板の該第1の表面上の、p型半導体材料のバッファ層と、
該バッファ層上のn型半導体材料のチャネル層と、
該チャネル層上で間隔を置いた関係にある、n型半導体材料の隔たっているソースおよびドレイン領域と、
該ソース領域と該ドレイン領域との間の該チャネル層内で形成され、該チャネル層と整流ジャンクションを形成しているp型半導体材料のゲート領域と、
該ソース領域、該ゲート領域、および該ドレイン領域上のオーミックコンタクトと
を備えている、ディスクリートラテラルJFETと、
ディスクリートバーチカルチャネルJFETであって、
該ディスクリートバーチカルチャネルJFETは、
互いに対向する第1および第2の主要表面を有するn型半導体材料の基板と、
該基板の該第1の主要表面上の、n型半導体材料のドレイン層と、
該ドレイン層上のn型半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上のn型半導体材料のチャネル領域と該チャネル領域上のn型半導体のソース領域とをそれぞれが含む1つ以上の隔たっている隆起した領域であって、該ソース領域の該材料は、該チャネル領域の導電性よりも高い導電性を有する、1つ以上の隔たっている隆起した領域と、
該1つ以上の隆起した領域と隣接し、該ドリフト層および該チャネル領域と整流ジャンクションを形成している、該ドリフト層上のp型半導体材料のゲート領域と、
該ゲートおよびソース領域上および、該基板の該第2の主要表面上のオーミックコンタクトと
を備えている、ディスクリートバーチカルチャネルJFETと、
該ラテラルチャネルJFETの該ソースオーミックコンタクトと該バーチカルチャネルJFETの該ゲートオーミックコンタクトとの間の第1電気接続と、
該ラテラルチャネルJFETの該ドレインオーミックコンタクトと該バーチカルチャネルJFETの該ソースオーミックコンタクトとの間の第2電気接続と
を備えている、集積回路。
ラテラルジャンクション電界効果型トランジスタおよびバーチカルジャンクション電界効果型トランジスタを備えているモノリシック集積回路であって、
該ラテラルジャンクション電界効果型トランジスタは、
ドリフト層の第1の主要表面の部分に形成されるp型半導体材料のバッファ層と、
該バッファ層上にあり、該バッファ層と同一でない広がりを有するn型半導体材料のチャネル層であり、該バッファ層の部分は露出している、チャネル層と、
該チャネル層上で間隔を置いた関係にある、n型半導体材料の隔たっているソース領域およびドレイン領域と、
該ソース領域と該ドレイン領域との間の該チャネル層内で形成され、該チャネル層と整流ジャンクションを形成しているp型半導体材料のゲート領域と、
該ソース領域、該ゲート領域、該ドレイン領域、および該バッファ層の該露出した部分上のオーミックコンタクトと
を備え、
該バーチカルジャンクション電界効果型トランジスタは、
該ドリフト層の該第1の主要表面上の、該バッファ層からラテラルに間隔を置かれたn型半導体材料のチャネル層と、
該チャネル層上で間隔を置いた関係にある、n型半導体材料の1つ以上の隔たっているソース領域と、
該チャネル層に形成され、該1つ以上の隆起した領域と隣接し、該チャネル領域と整流ジャンクションを形成する、p型半導体材料のゲート領域と、
該ゲートおよびソース領域上のオーミックコンタクトと
を備え、
該ドリフト層は、基板の第1の主要表面上にあるn型半導体材料のドレイン層上にあり、電気接続は、該基板の該第1の主要表面と互いに対向する該基板の第2の主要表面上にある
モノリシック集積回路。
ラテラルジャンクション電界効果型トランジスタおよびバーチカルジャンクション電界効果型トランジスタを備えているモノリシック集積回路であって、
該ラテラルジャンクション電界効果型トランジスタは、
ドリフト層の第1の主要表面の部分に形成されるp型半導体材料のバッファ層と、
該バッファ層上にあり、該バッファ層と同一でない広がりを有するn型半導体材料のチャネル層であり、該バッファ層の部分は露出している、チャネル層と、
隔たっているソース領域およびドレイン領域であって、該ソース領域および該ドレイン領域のそれぞれは、該チャネル層上で間隔を置いた関係にあるn型半導体材料である、隔たっているソース領域およびドレイン領域と、
該ソース領域と該ドレイン領域との間の該チャネル層上の、該チャネル層と金属半導体整流ジャンクションを形成している金属層と、
該ソース領域、該ドレイン領域、および該バッファ層の該露出した部分上のオーミックコンタクトと
を備え、
該バーチカルジャンクション電界効果型トランジスタは、
該ドリフト層の該第1の主要表面上の、該バッファ層からラテラルに間隔を置かれた1つ以上の隆起した領域であって、該隆起した領域のそれぞれは、
該ドリフト層の該第1の主要表面上の、該ラテラルジャンクション電界効果型トランジスタの該バッファ層から間隔を置いたn型半導体材料のチャネル層と、
該チャネル領域上のn型半導体材料のソース領域と
を備える、隆起した領域と、
該ドリフト層上で該1つ以上の隆起した領域に隣接し、該ドリフト層および該チャネル領域と金属半導体整流ジャンクションを形成している金属層と、
該ソース領域上のオーミックコンタクトと
を備え、
該ドリフト層は、基板の第1の主要表面上にあるn型半導体材料の層上にあり、電気接続は、該基板の該第1の主要表面と互いに対向する該基板の第2の主要表面上にある、モノリシック集積回路。
例えば、本願発明は以下の項目を提供する。
(項目1)
互いに対向する第1および第2の主要表面を有する基板と、
該基板上の該第1の主要表面上の隔たっている位置にある第1および第2のジャンクション電界効果型トランジスタと
を備えている、モノリシック集積回路であって、
該第1および第2のジャンクション電界効果型トランジスタのそれぞれは、
該基板の第1の主要表面上にあり、該基板の第1の主要表面と同一でない広がりを有するn型半導体材料のドレイン層であって、該ドレイン層を囲む該基板の部分は露出している、ドレイン層と、
該ドレイン層上にあり、該基板の第1の主要表面と同一でない広がりを有するn型半導体材料のドリフト層であって、該ドレイン層の部分は露出しており、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上の隔たっている位置上にある1つ以上の隆起した領域であって、該1つ以上の隆起した領域のそれぞれは、該ドリフト層上のn型半導体材料のチャネル領域と該チャネル領域上のn型半導体のソース領域とを含み、該ソース領域の該半導体材料は、該チャネル層の導電性よりも高い導電性を有する、1つ以上の隆起した領域と、
該1つ以上の隆起した領域と隣接し、該ドリフト層および該チャネル領域のn型材料と整流ジャンクションを形成している、該ドリフト層上のp型半導体材料のゲート領域と、
該ゲート領域および該ソース領域上および該ドレイン層の露出した部分上のオーミックコンタクトと、
該第1のジャンクション電界効果型トランジスタの該ソースのオーミックコンタクトと、該第2のジャンクション電界効果型トランジスタの該ゲートのオーミックコンタクトとの間の第1の電気接続と、
該第1のジャンクション電界効果型トランジスタの該ドレインのオーミックコンタクトと、第2のジャンクション電界効果型トランジスタの該ソースのオーミックコンタクトとの間の第2の電気接続と
を備えている、モノリシック集積回路。
(項目2)
前記ドレイン層、ドリフト層、ゲート領域、チャネル領域、およびソース領域のそれぞれの前記半導体材料は、少なくとも2eVのE G を有する、項目1に記載の集積回路。
(項目3)
前記ドレイン層、ドリフト層、ゲート領域、チャネル領域、およびソース領域のそれぞれの前記半導体材料は、SiC、または、III属窒素化合物半導体材料である、項目2に記載の集積回路。
(項目4)
前記ドレイン層は、0.2〜5μmの厚さを有し、前記ドリフト層は、0.5〜10μmの厚さを有し、前記チャネル領域は、0.2〜1.5μmの厚さを有し、前記ソース領域は、0.2〜1.5μmの厚さを有し、前記ゲート領域は、0.1μmまたはそれ以上の厚さを有する、項目1に記載の集積回路。
(項目5)
前記ドレイン層は、5x10 18 cm −3 よりも大きいドーパント濃度を有し、前記ドリフト層は、5x10 15 〜5x10 17 cm −3 のドーパント濃度を有し、前記チャネル領域は、5x10 15 〜5x10 17 cm −3 のドーパント濃度を有し、前記ソース領域は、5x10 18 cm −3 よりも大きいドーパント濃度を有し、前記ゲート領域は、5x10 18 cm −3 よりも大きいドーパント濃度を有する、項目1に記載の集積回路。
(項目6)
前記基板は、半絶縁基板である、項目1に記載の集積回路。
(項目7)
前記第2の電界効果型トランジスタは、前記ゲート領域に隣接し、該ゲート領域と電気的に通信する、前記ドリフト層上のn型半導体材料のショットキーチャネル領域と、該ショットキーチャネル領域とともに金属半導体整流ジャンクションを形成している、該ショットキーチャネル領域上の金属層とを備えているショットキージャンクションをさらに備え、該集積回路は、該ショットキー金属接触と、前記第1の電気接続との間の第3の電気接続をさらに備えている、項目1に記載の集積回路。
(項目8)
前記ショットキーチャネル領域は、0.2〜1.5μmの厚さ、および5x10 15 〜5x10 17 cm −3 のドーパント濃度を有する、項目1に記載の集積回路。
(項目9)
互いに対向する第1および第2の主要表面を有する基板と、
該基板上の該第1の主要表面上にあるp型半導体材料のバッファ層と、
n型半導体材料のそれぞれが該バッファ層上で間隔を置いた関係にある、第1および第2の隔たっているチャネル領域であって、該第2のチャネル領域は、該バッファ層上のベース部分と上側部分とを含み、該ベース部分は、肩部を形成するように該上側部分を越えてラテラルに広がる、第1および第2の隔たっているチャネル領域と、
該第1のチャネル領域と隣接し、該第1のチャネル領域と電気的に通信する、該バッファ層上のn型半導体材料のソース領域と、
該第1のチャネル領域と該第2のチャネル領域との間の該バッファ層上の、該第1のチャネル領域および該第2のチャネル領域の両方と電気的に通信する、n型半導体材料のソース/ドレイン領域であって、該ソース/ドレイン領域の一部は、該第2のチャネル領域の肩部部分とオーバーラップしている、ソース/ドレイン領域と、
ドレイン領域であって、該ドレイン領域は、該バッファ層と直接的に接触しないように、該第2のチャネル領域の該肩部の上にある、ドレイン領域と、
該第1のチャネル領域上の、該第1のチャネル領域と整流ジャンクションを形成しているp型半導体材料の第1のゲート領域と、
該第2のチャネル領域のトップ部分の上側の表面上の、該第2のチャネル領域と整流ジャンクションを形成しているp型半導体材料の第2のゲート領域と、
該ソース領域、該第1および第2のゲート領域、該ソース/ドレイン領域、および該ドレイン領域上のオーミックコンタクトと
を備えている、モノリシック集積回路。
(項目10)
前記バッファ層は、少なくとも0.1μmの厚さを有し、前記第1および第2のチャネル領域のそれぞれは、0.2〜1.5μmの厚さを有し、前記ソース、ソース/ドレイン、およびドレイン領域のそれぞれは、少なくとも0.1μmの厚さを有し、前記第1および第2のゲート領域のそれぞれは、0.2〜1.5μm以上の厚さを有する、項目9に記載の集積回路。
(項目11)
前記バッファ層は、1x10 15 〜1x10 17 cm −3 のドーパント濃度を有し、前記第1および第2のチャネル領域のそれぞれは、5x10 15 〜2x10 17 cm −3 のドーパント濃度を有し、前記ソース、ソース/ドレイン、およびドレイン領域のそれぞれは、5x10 18 cm −3 よりも大きいドーパント濃度を有し、前記第1および第2のゲート領域のそれぞれは、5x10 18 cm −3 よりも大きいドーパント濃度を有する、項目9に記載の集積回路。
(項目12)
前記基板は、半絶縁基板である、項目9に記載の集積回路。
(項目13)
前記第2のチャネル領域は、前記第1のチャネル領域よりも大きい厚さを有する、項目9に記載の集積回路。
(項目14)
前記第2のゲート接触と前記ソース/ドレイン接触との間の電気接続をさらに備えている、項目9に記載の集積回路。
(項目15)
前記第2のゲート領域と前記ソース領域との間の電気接続をさらに備えている、項目9に記載の集積回路。
(項目16)
前記ドレイン領域は、前記第2のゲート領域からラテラルに間隔を置かれ、前記第2のチャネル領域の前記トップ部分にラテラルドリフト領域を形成している、項目9に記載の集積回路。
(項目17)
前記バッファ層、ドレイン領域、ソース/ドレイン領域、ドリフト層、第1および第2のゲート領域、第1および第2のチャネル領域、およびソース領域のそれぞれの前記半導体材料は、少なくとも2eVのE G を有する、項目9に記載の集積回路。
(項目18)
前記バッファ層、ドレイン領域、ソース/ドレイン領域、ドリフト層、第1および第2のゲート領域、第1および第2のチャネル領域、およびソース領域のそれぞれの前記半導体材料は、SiCまたはIII属窒素化合物半導体材料である、項目17に記載の集積回路。
(項目19)
第1のバーチカルチャネルJFETを含む集積回路であって、
該第1のバーチカルチャネルJFETは、
互いに対向する第1および第2の表面を有する基板と、
該基板の該第1の表面上の、n型半導体材料のドレイン層と、
前記ドレイン層上にあり、該ドレイン層と同一でない広がりを有するn型半導体材料のドリフト層であり、該ドレイン層の部分は露出しており、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上のn型半導体材料のチャネル領域と該チャネル領域上のn型半導体のソース領域とを含む1つ以上の隆起した領域であって、該ソース領域の該材料は、該チャネル領域の導電性よりも高い導電性を有する、1つ以上の隆起した領域と、
該1つ以上の隆起した領域と隣接し、該ドリフト層および該チャネル領域と整流ジャンクションを形成する、該ドリフト層上のp型半導体材料のゲート領域と、
該ゲート領域および該ソース領域上および該ドレイン層の露出した部分上のオーミックコンタクトと
を備えている、第1のバーチカルチャネルJFETと、
該第1のバーチカルチャネルJFETから隔たっている第2のバーチカルチャネルJFETであって、
該第2のバーチカルチャネルJFETは、
互いに対向する第1および第2の主要表面を有するn型半導体材料の基板と、
該基板の該第1の主要表面上のn型半導体材料のドレイン層と、
該ドレイン層上のn型半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上のn型半導体材料のチャネル領域と該チャネル領域上のn型半導体のソース領域とを含む1つ以上の隆起した領域であって、該ソース領域の該材料は、該チャネル領域の導電性よりも高い導電性を有する、1つ以上の隆起した領域と、
該1つ以上の隆起した領域と隣接し、該ドリフト層および該チャネル領域と整流ジャンクションを形成する、該ドリフト層上のp型半導体材料のゲート領域と、
該ゲートおよびソース領域上および該基板の該第2の主要表面上のオーミックコンタクトと
を備えている、第2のバーチカルチャネルJFETと、
該第1のバーチカルチャネルJFETの該ドレインオーミックコンタクトと該第2のバーチカルチャネルJFETの該ソースオーミックコンタクトとの間の第1の電気接続と、
該第1のバーチカルチャネルJFETの該ソースオーミックコンタクトと該第2のバーチカルチャネルJFETの該ゲートオーミックコンタクトとの間の第2の電気接続と
を備えている、集積回路。
(項目20)
前記第1のバーチカルチャネルJFETに対して、前記ドレイン層は、0.2〜5μmの厚さを有し、前記ドリフト層は、0.5〜10μmの厚さを有し、前記チャネル領域は、0.2〜1.5μmの厚さを有し、前記ソース領域は、0.2〜1.5μmの厚さを有し、前記ゲート領域は、0.1μm以上の厚さを有する、項目19に記載の集積回路。
(項目21)
前記第1のバーチカルチャネルJFETに対して、前記ドレイン層は、5x10 18 cm −3 よりも大きいドーパント濃度を有し、前記ドリフト層は、5x10 15 〜5x10 17 cm −3 のドーパント濃度を有し、前記チャネル領域は、5x10 15 〜5x10 17 cm −3 を有し、前記ソース領域は、5x10 18 cm −3 よりも大きいドーパント濃度を有し、前記ゲート領域は、5x10 18 cm −3 よりも大きいドーパント濃度を有する、項目19に記載の集積回路。
(項目22)
前記第1のバーチカルチャネルJFETに対して、前記基板は、半絶縁基板である、項目19に記載の集積回路。
(項目23)
前記第2のバーチカルチャネルJFETに対して、前記ドレイン層は、0.5〜1μmの厚さを有し、前記ドリフト層は、5〜350μmの厚さを有し、前記チャネル領域は、0.2〜1.5μmの厚さを有し、前記ソース領域は、0.2〜1.5μmの厚さを有し、前記ゲート領域は、0.1μm以上の厚さを有する、項目19に記載の集積回路。
(項目24)
前記第2のバーチカルチャネルJFETに対して、前記ドレイン層は、5x10 18 cm −3 よりも大きいドーパント濃度を有し、前記ドリフト層は、2x10 14 〜2x10 16 cm −3 のドーパント濃度を有し、前記チャネル領域は、5x10 15 〜5x10 17 cm −3 のドーパント濃度を有し、前記ソース領域は、5x10 18 cm −3 よりも大きいドーパント濃度を有し、前記ゲート領域は、5x10 18 cm −3 よりも大きいドーパント濃度を有する、項目19に記載の集積回路。
(項目25)
前記第2のバーチカルチャネルJFETに対して、前記基板は、1x10 18 cm −3 よりも大きいドーパント濃度を有するn型基板である、項目19に記載の集積回路。
(項目26)
前記第2のバーチカルチャネルJFETは、前記ゲート領域に隣接し、該ゲート領域と電気的に通信する、前記ドリフト層上のn型半導体材料のショットキーチャネル領域と、ショットキーチャネル領域とともに金属半導体整流ジャンクションを形成している、前記ショットキーチャネル領域上の金属層とを備えているショットキージャンクションをさらに備え、前記集積回路は、ショットキー金属接触と、前記第1の電気接続との間の第3の電気接続をさらに備えている、項目19に記載の集積回路。
(項目27)
前記ショットキーチャネル領域は、0.2〜1.5μmの厚さ、および5x10 15 〜5x10 17 cm −3 のドーパント濃度を有する、項目19に記載の集積回路。
(項目28)
前記第1および第2のバーチカルチャネルJFETのそれぞれに対して、前記ドレイン層、ドリフト層、チャネル領域、ソース領域、およびゲート領域のそれぞれの前記半導体材料は、少なくとも2eVのE G を有する、項目19に記載の集積回路。
(項目29)
前記第1および第2のバーチカルチャネルJFETのそれぞれに対して、前記ドレイン層、ドリフト層、チャネル領域、ソース領域、およびゲート領域のそれぞれの前記半導体材料は、SiCまたはIII属窒素化合物半導体材料である、項目28に記載の集積回路。
(項目30)
ディスクリートラテラルチャネルJFETであって、
該ディスクリートラテラルチャネルJFETは、
互いに対向する第1および第2の主要表面を有する基板と、
該基板の該第1の主要表面上の、p型半導体材料のバッファ層と、
それぞれが該バッファ層上で間隔を置いた関係にあるn型半導体材料の、ディスクリートソースおよびドレイン領域と、
該ソースおよびドレイン領域の間の該バッファ層上の、該ソースおよびドレイン領域のそれぞれと電気的に通信する、n型半導体材料のチャネル領域と、
該チャネル領域上の、該チャネル領域と整流ジャンクションを形成しているp型半導体材料のゲート領域と、
該ソース、ゲート、およびドレイン領域上のオーミックコンタクトと
を備えている、ディスクリートラテラルチャネルJFETと、
ディスクリートバーチカルチャネルJFETであって、
該ディスクリートバーチカルチャネルJFETは、
互いに対向する第1および第2の主要表面を有するn型半導体材料の基板と、
該基板の該第1の主要表面上の、n型半導体材料のドレイン層と、
該ドレイン層上のn型半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上のn型半導体材料のチャネル領域と該チャネル領域上のn型半導体のソース領域とをそれぞれが含む1つ以上の隔たっている隆起した領域であって、該ソース領域の該材料は、該チャネル領域の導電性よりも高い導電性を有する、1つ以上の隔たっている隆起した領域と、
該1つ以上の隆起した領域と隣接し、該ドリフト層および該チャネル領域と整流ジャンクションを形成している、該ドリフト層上のp型半導体材料のゲート領域と、
該ゲートおよびソース領域上、および該基板の該第2の主要表面上のオーミックコンタクトと
を備えている、ディスクリートバーチカルチャネルJFETと、
該ラテラルチャネルJFETの該ドレインオーミックコンタクトと該バーチカルチャネルJFETの該ソースオーミックコンタクトとの間の第1電気接続と、
該ラテラルチャネルJFETの該ソースオーミックコンタクトと該バーチカルチャネルJFETの該ゲートオーミックコンタクトとの間の第2電気接続と
を備えている、集積回路。
(項目31)
前記ラテラルチャネルJFETに対して、前記バッファ層は、少なくとも0.1μmの厚さを有し、前記チャネル領域は、0.2〜1.5μmの厚さを有し、前記ソースおよびドレイン領域のそれぞれは、少なくとも0.1μmの厚さを有し、前記ゲート領域は、0.2〜1.5μm以上の厚さを有する、項目30に記載の集積回路。
(項目32)
前記ラテラルチャネルJFETに対して:前記バッファ層は、1x10 15 〜1x10 17 cm −3 のドーパント濃度を有し、前記チャネル領域は、5x10 15 〜2x10 17 cm −3 のドーパント濃度を有し、前記ソースおよびドレイン領域のそれぞれは、5x10 18 cm −3 よりも大きいドーパント濃度を有し、前記ゲート領域は、5x10 18 cm −3 よりも大きいドーパント濃度を有する、項目30に記載の集積回路。
(項目33)
前記ラテラルチャネルJFETに対して、前記基板は、半絶縁基板である、項目30に記載の集積回路。
(項目34)
前記バーチカルチャネルJFETに対して、前記ドレイン層は、0.5〜1μmの厚さを有し、前記ドリフト層は、5〜350μmの厚さを有し、前記チャネル領域は、0.2〜1.5μmの厚さを有し、前記ソース領域は、0.2〜1.5μmの厚さを有し、前記ゲート領域は、0.1μm以上の厚さを有する、項目30に記載の集積回路。
(項目35)
前記バーチカルチャネルJFETに対して:前記ドレイン層は、5x10 18 cm −3 よりも大きいドーパント濃度を有し、前記ドリフト層は、2x10 14 〜2x10 16 cm −3 のドーパント濃度を有し、前記チャネル領域は、5x10 15 〜5x10 17 cm −3 のドーパント濃度を有し、前記ソース領域は、5x10 18 cm −3 よりも大きいドーパント濃度を有し、前記ゲート領域は、5x10 18 cm −3 よりも大きいドーパント濃度を有する、項目30に記載の集積回路。
(項目36)
前記バーチカルチャネルJFETに対して、前記基板は、1x10 18 cmよりも大きいドーパント濃度を有するn型基板である、項目30に記載の集積回路。
(項目37)
前記ラテラルチャネルJFETに対して、前記バッファ層、ドレイン領域、ソース領域、ゲート領域、およびチャネル領域のそれぞれの前記半導体材料は、少なくとも2eVのE G を有する、項目30に記載の集積回路。
(項目38)
前記ラテラルチャネルJFETに対して、前記バッファ層、ドレイン領域、ソース領域、ゲート領域、およびチャネル領域のそれぞれの前記半導体材料は、SiCまたはIII属窒素化合物半導体材料である、項目37に記載の集積回路。
(項目39)
前記バーチカルチャネルJFETに対して、前記ドレイン層、ドリフト層、チャネル領域、ソース領域、およびゲート領域のそれぞれの前記半導体材料は、少なくとも2eVのE G を有する、項目30に記載の集積回路。
(項目40)
前記バーチカルチャネルJFETに対して、前記ドレイン層、ドリフト層、チャネル領域、ソース領域、およびゲート領域のそれぞれの前記半導体材料は、SiCまたはIII属窒素化合物半導体材料である、項目39に記載の集積回路。
(項目41)
互いに対向する第1および第2の主要表面を有する基板と、
該基板の該第1の主要表面上の、p型半導体材料のバッファ層と、
該バッファ層上のn型半導体材料のチャネル層と、
該チャネル層上で間隔を置いた関係にある、n型半導体材料の隔たっている該ソース領域および該ドレイン領域と、
該ソース領域と該ドレイン領域との間の該チャネル層上の、該ソース領域および該ドレイン領域のそれぞれから間隔を置いたn型半導体材料のソース/ドレイン領域と、
該ソース領域と該ソース/ドレイン領域との間の該チャネル層内で形成され、該チャネル層と整流ジャンクションを形成しているp型半導体材料の第1ゲート領域と、
該ソース/ドレイン領域と該ドレイン領域との間の該チャネル層内で形成され、該チャネル層と整流ジャンクションを形成しているp型半導体材料の第2のゲート領域と、
該ソース領域、該第1および第2のゲート領域、該ソース/ドレイン領域、および該ドレイン領域上のオーミックコンタクトと
を備えている、モノリシックラテラルチャネルジャンクション電界効果型トランジスタ(JFET)。
(項目42)
前記バッファ層は、少なくとも0.1μmの厚さを有し、前記チャネル層は、0.3〜1.5μmの厚さを有し、前記ソース、ソース/ドレイン、およびドレイン領域のそれぞれは、0.2〜1.5μmの厚さを有し、前記第1および第2のゲート領域のそれぞれは、0.1μmまたはそれ以上の厚さを有する、項目41に記載のトランジスタ。
(項目43)
前記バッファ層は、1x10 15 〜1x10 17 cm −3 のドーパント濃度を有し、前記チャネル領域は、5x10 15 〜5x10 17 cm −3 のドーパント濃度を有し、前記ソース、ソース/ドレイン、およびドレイン領域のそれぞれは、5x10 18 cm −3 よりも大きいドーパント濃度を有し、前記第1および第2のゲート領域のそれぞれは、5x10 18 cm −3 よりも大きいドーパント濃度を有する、項目41に記載のトランジスタ。
(項目44)
前記基板は、半絶縁基板である、項目41に記載のトランジスタ。
(項目45)
前記ソース/ドレインオーミックコンタクトと前記第2のゲート領域との間の電気接続をさらに備えている、項目41に記載のトランジスタ。
(項目46)
前記ソースオーミックコンタクトと前記第2のゲート領域との間の電気接続をさらに備えている、項目41に記載のトランジスタ。
(項目47)
前記ドレイン領域は、前記第2のゲート領域からラテラルに間隔を置かれ、前記第2のゲート領域と前記ドレイン領域との間の前記チャネル層にラテラルドリフト領域を形成している、項目41に記載のトランジスタ。
(項目48)
前記ラテラルチャネルJFETに対して、前記バッファ層、ドレイン領域、ソース/ドレイン領域、ソース領域、第1および第2のゲート領域、およびチャネル層のそれぞれの前記半導体材料は、少なくとも2eVのE G を有する、項目41に記載のトランジスタ。
(項目49)
前記ラテラルチャネルJFETに対して、前記バッファ層、ドレイン領域、ソース/ドレイン領域、ソース領域、第1および第2のゲート領域、およびチャネル層のそれぞれの前記半導体材料は、SiCまたはIII属窒素化合物半導体材料である、項目48に記載のトランジスタ。
(項目50)
ディスクリートラテラルチャネルJFETを含む集積回路であって、
該ディスクリートラテラルチャネルJFETは、
互いに対向する第1および第2の主要表面を有する基板と、
該基板の該第1の表面上の、p型半導体材料のバッファ層と、
該バッファ層上のn型半導体材料のチャネル層と、
該チャネル層上で間隔を置いた関係にある、n型半導体材料の隔たっているソースおよびドレイン領域と、
該ソース領域と該ドレイン領域との間の該チャネル層内で形成され、該チャネル層と整流ジャンクションを形成しているp型半導体材料のゲート領域と、
該ソース領域、該ゲート領域、および該ドレイン領域上のオーミックコンタクトと
を備えている、ディスクリートラテラルJFETと、
ディスクリートバーチカルチャネルJFETであって、
該ディスクリートバーチカルチャネルJFETは、
互いに対向する第1および第2の主要表面を有するn型半導体材料の基板と、
該基板の該第1の主要表面上の、n型半導体材料のドレイン層と、
該ドレイン層上のn型半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上のn型半導体材料のチャネル領域と該チャネル領域上のn型半導体のソース領域とをそれぞれが含む1つ以上の隔たっている隆起した領域であって、該ソース領域の該材料は、該チャネル領域の導電性よりも高い導電性を有する、1つ以上の隔たっている隆起した領域と、
該1つ以上の隆起した領域と隣接し、該ドリフト層および該チャネル領域と整流ジャンクションを形成している、該ドリフト層上のp型半導体材料のゲート領域と、
該ゲートおよびソース領域上および、該基板の該第2の主要表面上のオーミックコンタクトと
を備えている、ディスクリートバーチカルチャネルJFETと、
該ラテラルチャネルJFETの該ソースオーミックコンタクトと該バーチカルチャネルJFETの該ゲートオーミックコンタクトとの間の第1電気接続と、
該ラテラルチャネルJFETの該ドレインオーミックコンタクトと該バーチカルチャネルJFETの該ソースオーミックコンタクトとの間の第2電気接続と
を備えている、集積回路。
(項目51)
前記ラテラルチャネルJFETに対して、前記バッファ層は、少なくとも0.1μmの厚さを有し、前記チャネル層は、0.3〜1.5μmの厚さを有し、前記ソース、ソース/ドレイン、およびドレイン領域のそれぞれは、0.2〜1.5μmの厚さを有し、前記第1および第2のゲート領域のそれぞれは、0.1μmまたはそれ以上の厚さを有する、項目50に記載の集積回路。
(項目52)
前記ラテラルチャネルJFETに対して、前記バッファ層は、1x10 15 〜1x10 17 cm −3 のドーパント濃度を有し、前記チャネル層は、5x10 15 〜5x10 17 cm −3 のドーパント濃度を有し、前記ソース、ソース/ドレイン、およびドレイン領域のそれぞれは、5x10 18 cm −3 よりも大きいドーパント濃度を有し、前記第1および第2のゲート領域のそれぞれは、5x10 18 cm −3 よりも大きいドーパント濃度を有する、項目50に記載の集積回路。
(項目53)
前記ラテラルチャネルJFETに対して、前記基板は、半絶縁基板である、項目50に記載の集積回路。
(項目54)
前記バーチカルチャネルJFETに対して、前記ドレイン層は、0.5〜1μmの厚さを有し、前記ドリフト層は、5〜350μmの厚さを有し、前記チャネル領域は、0.2〜1.5μmの厚さを有し、前記ソース領域は、0.2〜1.5μmの厚さを有し、前記ゲート領域は、0.1μm以上の厚さを有する、項目50に記載の集積回路。
(項目55)
前記バーチカルチャネルJFETに対して:前記ドレイン層は、5x10 18 cm −3 よりも大きいドーパント濃度を有し、前記ドリフト層は、2x10 14 〜2x10 16 cm −3 のドーパント濃度を有し、前記チャネル領域は、5x10 15 〜5x10 17 cm −3 のドーパント濃度を有し、前記ソース領域は、5x10 18 cm −3 よりも大きいドーパント濃度を有し、前記ゲート領域は、5x10 18 cm −3 よりも大きいドーパント濃度を有する、項目50に記載の集積回路。
(項目56)
前記バーチカルチャネルJFETに対して、前記基板は、1x10 18 cm −3 よりも大きいドーパント濃度を有するn型基板である、項目50に記載の集積回路。
(項目57)
前記ラテラルチャネルJFETに対して、前記バッファ層、ドレイン領域、ソース領域、ゲート領域、およびチャネル層のそれぞれの前記半導体材料は、少なくとも2eVのE G を有する、項目50に記載の集積回路。
(項目58)
前記半導体材料は、SiCまたはIII属窒素化合物半導体材料である、項目57に記載の集積回路。
(項目59)
前記バーチカルチャネルJFETに対して、前記ドレイン層、ドリフト層、チャネル領域、ソース領域、およびゲート領域のそれぞれの前記半導体材料は、少なくとも2eVのE G を有する、項目50に記載の集積回路。
(項目60)
前記半導体材料は、SiCまたはIII属窒素化合物半導体材料である、項目59に記載の集積回路。
(項目61)
ラテラルジャンクション電界効果型トランジスタおよびバーチカルジャンクション電界効果型トランジスタを備えているモノリシック集積回路であって、
該ラテラルジャンクション電界効果型トランジスタは、
ドリフト層の第1の主要表面の部分に形成されるp型半導体材料のバッファ層と、
該バッファ層上にあり、該バッファ層と同一でない広がりを有するn型半導体材料のチャネル層であり、該バッファ層の部分は露出している、チャネル層と、
該チャネル層上で間隔を置いた関係にある、n型半導体材料の隔たっているソース領域およびドレイン領域と、
該ソース領域と該ドレイン領域との間の該チャネル層内で形成され、該チャネル層と整流ジャンクションを形成しているp型半導体材料のゲート領域と、
該ソース領域、該ゲート領域、該ドレイン領域、および該バッファ層の該露出した部分上のオーミックコンタクトと
を備え、
該バーチカルジャンクション電界効果型トランジスタは、
該ドリフト層の該第1の主要表面上の、該バッファ層からラテラルに間隔を置かれたn型半導体材料のチャネル層と、
該チャネル層上で間隔を置いた関係にある、n型半導体材料の1つ以上の隔たっているソース領域と、
該チャネル層に形成され、該1つ以上の隆起した領域と隣接し、該チャネル領域と整流ジャンクションを形成する、p型半導体材料のゲート領域と、
該ゲートおよびソース領域上のオーミックコンタクトと
を備え、
該ドリフト層は、基板の第1の主要表面上にあるn型半導体材料のドレイン層上にあり、電気接続は、該基板の該第1の主要表面と互いに対向する該基板の第2の主要表面上にある
モノリシック集積回路。
(項目62)
前記ドレイン層は、0.5〜1μmの厚さを有し、前記ドリフト層は、5〜350μmの厚さを有する、項目61に記載の集積回路。
(項目63)
前記ドレイン層は、5x10 18 cm −3 よりも大きいドーパント濃度を有し、前記ドリフト層は、2x10 14 〜2x10 16 cm −3 のドーパント濃度を有する、項目61に記載の集積回路。
(項目64)
前記基板は、1x10 18 cm −3 よりも大きいドーパント濃度を有するn型基板である、項目61に記載の集積回路。
(項目65)
前記ラテラルジャンクション電界効果型トランジスタに対して、前記チャネル領域は、0.2〜1.5μmの厚さを有し、前記ソースおよびドレイン領域のそれぞれは、0.2〜1.5μmの厚さを有し、前記ゲート領域およびバッファ層のそれぞれは、0.1μm以上の厚さを有する、項目61に記載の集積回路。
(項目66)
前記ラテラルジャンクション電界効果型トランジスタに対して、前記チャネル領域は、5x10 15 〜5x10 17 cm −3 のドーパント濃度を有し、前記ソース領域は、5x10 18 cm −3 よりも大きいドーパント濃度を有し、前記ゲート領域およびバッファ層のそれぞれは、5x10 18 cm −3 よりも大きいドーパント濃度を有する、項目1に記載の集積回路。
(項目67)
前記ラテラルチャネルJFETの前記ソース接触と前記バーチカルチャネルJFETの前記ゲート接触との間の第1の電気接続と、
前記ラテラルチャネルJFETの前記ゲート層接触と前記バッファ層接触との間の第2の電気接続と、
前記ラテラルチャネルJFETの前記ドレイン接触と前記バーチカルチャネルJFETの前記ソース接触との間の第3の電気接続と
をさらに備えている項目61に記載の集積回路。
(項目68)
前記ドリフト層に形成され前記ラテラルジャンクション電界効果型トランジスタの周りを囲む、1つ以上のp型半導体材料のリングをさらに備えている、項目61に記載の主席回路。
(項目69)
前記ドリフト層に形成され前記バーチカルジャンクション電界効果型トランジスタの周りを囲む、1つ以上のp型半導体材料のリングをさらに備えている、項目61に記載の集積回路。
(項目70)
前記ラテラルジャンクション電界効果型トランジスタに対して、前記バッファ層、ドレイン領域、ソース領域、ゲート領域、およびチャネル層のそれぞれの前記半導体材料は、少なくとも2eVのE G を有する、項目61に記載の集積回路。
(項目71)
前記ラテラルジャンクション電界効果型トランジスタに対して、前記バッファ層、ドレイン領域、ソース領域、ゲート領域、およびチャネル層のそれぞれの前記半導体材料は、SiCまたはIII属窒素化合物半導体材料である、項目70に記載の集積回路。
(項目72)
前記バーチカルジャンクション電界効果型トランジスタに対して、前記チャネル層、ソース領域、およびゲート領域のそれぞれの前記半導体材料は、少なくとも2eVのE G を有する、項目61に記載の集積回路。
(項目73)
前記バーチカルジャンクション電界効果型トランジスタに対して、前記チャネル層、ソース領域、およびゲート領域のそれぞれの前記半導体材料は、SiCまたはIII属窒素化合物半導体材料である、項目72に記載の集積回路。
(項目74)
前記ドリフト層および前記ドレイン層のそれぞれの前記半導体材料は、少なくとも2eVのE G を有する、項目61に記載の集積回路。
(項目75)
前記ドリフト層および前記ドレイン層のそれぞれの前記半導体材料は、SiCまたはIII属窒素化合物半導体材料である、項目74に記載の集積回路。
(項目76)
ラテラルジャンクション電界効果型トランジスタおよびバーチカルジャンクション電界効果型トランジスタを備えているモノリシック集積回路であって、
該ラテラルジャンクション電界効果型トランジスタは、
ドリフト層の第1の主要表面の部分に形成されるp型半導体材料のバッファ層と、
該バッファ層上にあり、該バッファ層と同一でない広がりを有するn型半導体材料のチャネル層であり、該バッファ層の部分は露出している、チャネル層と、
隔たっているソース領域およびドレイン領域であって、該ソース領域および該ドレイン領域のそれぞれは、該チャネル層上で間隔を置いた関係にあるn型半導体材料である、隔たっているソース領域およびドレイン領域と、
該ソース領域と該ドレイン領域との間の該チャネル層上の、該チャネル層と金属半導体整流ジャンクションを形成している金属層と、
該ソース領域、該ドレイン領域、および該バッファ層の該露出した部分上のオーミックコンタクトと
を備え、
該バーチカルジャンクション電界効果型トランジスタは、
該ドリフト層の該第1の主要表面上の、該バッファ層からラテラルに間隔を置かれた1つ以上の隆起した領域であって、該隆起した領域のそれぞれは、
該ドリフト層の該第1の主要表面上の、該ラテラルジャンクション電界効果型トランジスタの該バッファ層から間隔を置いたn型半導体材料のチャネル層と、
該チャネル領域上のn型半導体材料のソース領域と
を備える、隆起した領域と、
該ドリフト層上で該1つ以上の隆起した領域に隣接し、該ドリフト層および該チャネル領域と金属半導体整流ジャンクションを形成している金属層と、
該ソース領域上のオーミックコンタクトと
を備え、
該ドリフト層は、基板の第1の主要表面上にあるn型半導体材料の層上にあり、電気接続は、該基板の該第1の主要表面と互いに対向する該基板の第2の主要表面上にある、モノリシック集積回路。
(項目77)
前記ドレイン層は、0.5〜1μmの厚さを有し、前記ドリフト層は、5〜350μmの厚さを有する、項目76に記載の集積回路。
(項目78)
前記ドレイン層は、5x10 18 cm −3 よりも大きいドーパント濃度を有し、前記ドリフト層は、2x10 14 〜2x10 16 cm −3 のドーパント濃度を有する、項目76に記載の集積回路。
(項目79)
前記基板は、1x10 18 cmよりも大きいドーパント濃度を有するn型基板である、項目76に記載の集積回路。
(項目80)
前記ラテラルジャンクション電界効果型トランジスタに対して、前記チャネル領域は、0.2〜1.5μmの厚さを有し、前記ソースおよびドレイン領域のそれぞれは、0.2〜1.5μmの厚さを有し、前記ゲート領域およびバッファ層のそれぞれは、0.1μm以上の厚さを有する、項目76に記載の集積回路。
(項目81)
前記ラテラルジャンクション電界効果型トランジスタに対して、前記チャネル領域は、5x10 15 〜5x10 17 cm −3 のドーパント濃度を有し、前記ソース領域は、5x10 18 cm −3 よりも大きいドーパント濃度を有し、前記ゲート領域およびバッファ層のそれぞれは、5x10 18 cm −3 よりも大きいドーパント濃度を有する、項目76に記載の集積回路。
(項目82)
前記ラテラルジャンクション電界効果型トランジスタの前記ソース接触と前記バーチカルジャンクション電界効果型トランジスタの前記金属層との間の第1の電気接続と、
前記ラテラルジャンクション電界効果型トランジスタの前記金属層と前記バッファ接触との間の第2の電気接続と、
前記ラテラルジャンクション電界効果型トランジスタの前記ドレイン接触と前記バーチカルジャンクション電界効果型トランジスタの前記ソース接触との間の第3の電気接続と
をさらに備えている、項目76に記載の集積回路。
(項目83)
前記ドリフト層に形成され前記ラテラルジャンクション電界効果型トランジスタ周りを囲む、1つ以上のp型半導体材料のリングをさらに備えている、項目76に記載の集積回路。
(項目84)
前記ドリフト層に形成され前記バーチカルチャネルジャンクション電界効果型トランジスタの周りを囲む、1つ以上のp型半導体材料のリングをさらに備えている、項目76に記載の集積回路。
(項目85)
前記ラテラルジャンクション電界効果型トランジスタに対して、前記バッファ層、ドレイン領域、ソース領域、ゲート領域、およびチャネル層のそれぞれの前記半導体材料は、少なくとも2eVのE G を有する、項目76に記載の集積回路。
(項目86)
前記ラテラルジャンクション電界効果型トランジスタに対して、前記バッファ層、ドレイン領域、ソース領域、ゲート領域、およびチャネル層のそれぞれの前記半導体材料は、SiCまたはIII属窒素化合物半導体材料である、項目85に記載の集積回路。
(項目87)
前記バーチカルジャンクション電界効果型トランジスタに対して、前記チャネル層、ソース領域、およびゲート領域のそれぞれの前記半導体材料は、少なくとも2eVのE G を有する、項目76に記載の集積回路。
(項目88)
前記バーチカルジャンクション電界効果型トランジスタに対して、前記チャネル層、ソース領域、およびゲート領域のそれぞれの前記半導体材料は、SiCまたはIII属窒素化合物半導体材料である、項目87に記載の集積回路。
(項目89)
前記ドリフト層および前記ドレイン層のそれぞれの前記半導体材料は、少なくとも2eVのE G を有する、項目76に記載の集積回路。
(項目90)
前記ドリフト層および前記ドレイン層のそれぞれの前記半導体材料は、SiCまたはIII属窒素化合物半導体材料である、項目89に記載の集積回路。
devices)の概略断面図、およびモノリシックインバータ回路を形成するために用いられる電気的接続の該略図を示す。示されるように、インバータを形成するために用いられるデバイスは、ワイドバンドギャップ半導体材料基板上(1)に築かれ、該基板は、半絶縁、p型、またはp型バッファ層を伴うn型のいずれかであり得る。図1に示されるように、デバイスは、ドレイン(3)、ドリフト(4)、チャネル(5)およびソース(6)のエピタキシャルに成長したn型、およびp型のインプラントゲート領域(7)を備えている。デバイス構造は、プラズマエッチングおよびイオン注入を用いて規定され得る。図1に示される回路において、ソース、ゲート、およびドレイン領域に対するオーミックコンタクトは、ウェーハの同一側に形成され得、該デバイスがモノリシック集積回路で用いられることを可能にする。上述され図1に示されるデバイスの完全な記述およびこのデバイスに対する例示的な製作方法は、本明細書と同日に出願された、「Lateral Trench Field−Effect Transistors in Wide Bandgap Semiconductor Materials, methods of Making, and Integrated Circuits Incorporating the Transistors」と題する、米国特許出願第10/999,954号に見られ、該出願は、その全体が本明細書中に参考として援用される。
(参照数字)
図中において用いられる参照数字は、以下に述べられるように定義される。基板、インプラントされた領域、およびエピタキシャルに成長した層に対して、代表的な厚みおよびドーピング濃度もまた、提供される。
Claims (19)
- 互いに対向する第1および第2の主要表面を有する基板と、
該基板上の該第1の主要表面上にあるp型半導体材料のバッファ層と、
n型半導体材料のそれぞれが該バッファ層上で間隔を置いた関係にある、第1および第2のディスクリートチャネル領域であって、該第2のチャネル領域は、該バッファ層上のベース部分と上側部分とを含み、該ベース部分は、肩部を形成するように該上側部分を越えてラテラルに広がる、第1および第2のディスクリートチャネル領域と、
該第1のチャネル領域と隣接し、該第1のチャネル領域と電気的に通信する、該バッファ層上のn型半導体材料のソース領域と、
該第1のチャネル領域と該第2のチャネル領域との間の該バッファ層上の、該第1のチャネル領域および該第2のチャネル領域の両方と電気的に通信する、n型半導体材料のソース/ドレイン領域であって、該ソース/ドレイン領域の一部は、該第2のチャネル領域の肩部部分とオーバーラップしている、ソース/ドレイン領域と、
ドレイン領域であって、該ドレイン領域は、該バッファ層と直接的に接触しないように、該第2のチャネル領域の該肩部の上にある、ドレイン領域と、
該第1のチャネル領域上の、該第1のチャネル領域と整流ジャンクションを形成しているp型半導体材料の第1のゲート領域と、
該第2のチャネル領域のトップ部分の上側の表面上の、該第2のチャネル領域と整流ジャンクションを形成しているp型半導体材料の第2のゲート領域と、
該ソース領域、該第1および第2のゲート領域、該ソース/ドレイン領域、および該ドレイン領域上のオーミックコンタクトと
を備えている、モノリシック集積回路。 - 前記バッファ層は、少なくとも0.1μmの厚さを有し、前記第1および第2のチャネル領域のそれぞれは、0.2〜1.5μmの厚さを有し、前記ソース、ソース/ドレイン、およびドレイン領域のそれぞれは、少なくとも0.1μmの厚さを有し、前記第1および第2のゲート領域のそれぞれは、0.2〜1.5μm以上の厚さを有する、請求項1に記載の集積回路。
- 前記バッファ層は、1x1015〜1x1017cm−3のドーパント濃度を有し、前記第1および第2のチャネル領域のそれぞれは、5x1015〜2x1017cm−3のドーパント濃度を有し、前記ソース、ソース/ドレイン、およびドレイン領域のそれぞれは、5x1018cm−3よりも大きいドーパント濃度を有し、前記第1および第2のゲート領域のそれぞれは、5x1018cm−3よりも大きいドーパント濃度を有する、請求項1に記載の集積回路。
- 前記基板は、半絶縁基板である、請求項1に記載の集積回路。
- 前記第2のチャネル領域は、前記第1のチャネル領域よりも大きい厚さを有する、請求項1に記載の集積回路。
- 前記第2のゲート接触と前記ソース/ドレイン接触との間の電気接続をさらに備えている、請求項1に記載の集積回路。
- 前記第2のゲート領域と前記ソース領域との間の電気接続をさらに備えている、請求項1に記載の集積回路。
- 前記ドレイン領域は、前記第2のゲート領域からラテラルに間隔を置かれ、前記第2のチャネル領域の前記トップ部分にラテラルドリフト領域を形成している、請求項1に記載の集積回路。
- 前記バッファ層、ドレイン領域、ソース/ドレイン領域、ドリフト層、第1および第2のゲート領域、第1および第2のチャネル領域、およびソース領域のそれぞれの前記半導体材料は、少なくとも2eVのEGを有する、請求項1に記載の集積回路。
- 前記バッファ層、ドレイン領域、ソース/ドレイン領域、ドリフト層、第1および第2のゲート領域、第1および第2のチャネル領域、およびソース領域のそれぞれの前記半導体材料は、SiCまたはIII属窒素化合物半導体材料である、請求項9に記載の集積回路。
- ディスクリートラテラルチャネルJFETであって、
該ディスクリートラテラルチャネルJFETは、
互いに対向する第1および第2の主要表面を有する基板と、
該基板の該第1の主要表面上の、p型半導体材料のバッファ層と、
それぞれが該バッファ層上で間隔を置いた関係にあるn型半導体材料の、ディスクリートソースおよびドレイン領域と、
該ソースおよびドレイン領域の間の該バッファ層上の、該ソースおよびドレイン領域のそれぞれと電気的に通信する、n型半導体材料のチャネル領域と、
該チャネル領域上の、該チャネル領域と整流ジャンクションを形成しているp型半導体材料のゲート領域と、
該ソース、ゲート、およびドレイン領域上のオーミックコンタクトと
を備えている、ディスクリートラテラルチャネルJFETと、
ディスクリートバーチカルチャネルJFETであって、
該ディスクリートバーチカルチャネルJFETは、
互いに対向する第1および第2の主要表面を有するn型半導体材料の基板と、
該基板の該第1の主要表面上の、n型半導体材料のドレイン層と、
該ドレイン層上のn型半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上のn型半導体材料のチャネル領域と該チャネル領域上のn型半導体のソース領域とをそれぞれが含む1つ以上のディスクリートな隆起した領域であって、該ソース領域の該材料は、該チャネル領域の導電性よりも高い導電性を有する、1つ以上のディスクリートな隆起した領域と、
該1つ以上の隆起した領域と隣接し、該ドリフト層および該チャネル領域と整流ジャンクションを形成している、該ドリフト層上のp型半導体材料のゲート領域と、
該ゲートおよびソース領域上、および該基板の該第2の主要表面上のオーミックコンタクトと
を備えている、ディスクリートバーチカルチャネルJFETと、
該ラテラルチャネルJFETの該ドレインオーミックコンタクトと該バーチカルチャネルJFETの該ソースオーミックコンタクトとの間の第1電気接続と、
該ラテラルチャネルJFETの該ソースオーミックコンタクトと該バーチカルチャネルJFETの該ゲートオーミックコンタクトとの間の第2電気接続と
を備えている、集積回路。 - 互いに対向する第1および第2の主要表面を有する基板と、
該基板の該第1の主要表面上の、p型半導体材料のバッファ層と、
該バッファ層上のn型半導体材料のチャネル層と、
該チャネル層上で間隔を置いた関係にある、n型半導体材料の、ディスクリートソース領域およびドレイン領域と、
該ソース領域と該ドレイン領域との間の該チャネル層上の、該ソース領域および該ドレイン領域のそれぞれから間隔を置いたn型半導体材料のソース/ドレイン領域と、
該ソース領域と該ソース/ドレイン領域との間の該チャネル層内で形成され、該チャネル層と整流ジャンクションを形成しているp型半導体材料の第1ゲート領域と、
該ソース/ドレイン領域と該ドレイン領域との間の該チャネル層内で形成され、該チャネル層と整流ジャンクションを形成しているp型半導体材料の第2のゲート領域と、
該ソース領域、該第1および第2のゲート領域、該ソース/ドレイン領域、および該ドレイン領域上のオーミックコンタクトと
を備えている、モノリシックラテラルチャネルジャンクション電界効果型トランジスタ(JFET)。 - ディスクリートラテラルチャネルJFETを含む集積回路であって、
該ディスクリートラテラルチャネルJFETは、
互いに対向する第1および第2の主要表面を有する基板と、
該基板の該第1の表面上の、p型半導体材料のバッファ層と、
該バッファ層上のn型半導体材料のチャネル層と、
該チャネル層上で間隔を置いた関係にある、n型半導体材料のディスクリートソースおよびドレイン領域と、
該ソース領域と該ドレイン領域との間の該チャネル層内で形成され、該チャネル層と整流ジャンクションを形成しているp型半導体材料のゲート領域と、
該ソース領域、該ゲート領域、および該ドレイン領域上のオーミックコンタクトと
を備えている、ディスクリートラテラルJFETと、
ディスクリートバーチカルチャネルJFETであって、
該ディスクリートバーチカルチャネルJFETは、
互いに対向する第1および第2の主要表面を有するn型半導体材料の基板と、
該基板の該第1の主要表面上の、n型半導体材料のドレイン層と、
該ドレイン層上のn型半導体材料のドリフト層であって、該ドリフト層は、該ドレイン層よりも低い導電性を有する、ドリフト層と、
該ドリフト層上のn型半導体材料のチャネル領域と該チャネル領域上のn型半導体のソース領域とをそれぞれが含む1つ以上のディスクリートな隆起した領域であって、該ソース領域の該材料は、該チャネル領域の導電性よりも高い導電性を有する、1つ以上のディスクリートな隆起した領域と、
該1つ以上の隆起した領域と隣接し、該ドリフト層および該チャネル領域と整流ジャンクションを形成している、該ドリフト層上のp型半導体材料のゲート領域と、
該ゲートおよびソース領域上および、該基板の該第2の主要表面上のオーミックコンタクトと
を備えている、ディスクリートバーチカルチャネルJFETと、
該ラテラルチャネルJFETの該ソースオーミックコンタクトと該バーチカルチャネルJFETの該ゲートオーミックコンタクトとの間の第1電気接続と、
該ラテラルチャネルJFETの該ドレインオーミックコンタクトと該バーチカルチャネルJFETの該ソースオーミックコンタクトとの間の第2電気接続と
を備えている、集積回路。 - ラテラルジャンクション電界効果型トランジスタおよびバーチカルジャンクション電界効果型トランジスタを備えているモノリシック集積回路であって、
該ラテラルジャンクション電界効果型トランジスタは、
ドリフト層の第1の主要表面の部分に形成されるp型半導体材料のバッファ層と、
該バッファ層上にあり、該バッファ層と同一でない広がりを有するn型半導体材料のチャネル層であり、該バッファ層の部分は露出している、チャネル層と、
該チャネル層上で間隔を置いた関係にある、n型半導体材料のディスクリートソース領域およびドレイン領域と、
該ソース領域と該ドレイン領域との間の該チャネル層内で形成され、該チャネル層と整流ジャンクションを形成しているp型半導体材料のゲート領域と、
該ソース領域、該ゲート領域、該ドレイン領域、および該バッファ層の該露出した部分上のオーミックコンタクトと
を備え、
該バーチカルジャンクション電界効果型トランジスタは、
該ドリフト層の該第1の主要表面上の、該バッファ層からラテラルに間隔を置かれたn型半導体材料のチャネル層と、
該チャネル層上で間隔を置いた関係にある、n型半導体材料の1つ以上のディスクリートソース領域と、
該チャネル層に形成され、該1つ以上のソース領域と隣接し、該チャネル領域と整流ジャンクションを形成する、p型半導体材料のゲート領域と、
該ゲートおよびソース領域上のオーミックコンタクトと
を備え、
該ドリフト層は、基板の第1の主要表面上にあるn型半導体材料のドレイン層上にあり、電気接続は、該基板の該第1の主要表面と互いに対向する該基板の第2の主要表面上にある
モノリシック集積回路。 - ラテラルジャンクション電界効果型トランジスタおよびバーチカルジャンクション電界効果型トランジスタを備えているモノリシック集積回路であって、
該ラテラルジャンクション電界効果型トランジスタは、
ドリフト層の第1の主要表面の部分に形成されるp型半導体材料のバッファ層と、
該バッファ層上にあり、該バッファ層と同一でない広がりを有するn型半導体材料のチャネル層であり、該バッファ層の部分は露出している、チャネル層と、
ディスクリートソース領域およびドレイン領域であって、該ソース領域および該ドレイン領域のそれぞれは、該チャネル層上で間隔を置いた関係にあるn型半導体材料である、ディスクリートソース領域およびドレイン領域と、
該ソース領域と該ドレイン領域との間の該チャネル層上の、該チャネル層と金属半導体整流ジャンクションを形成している金属層と、
該ソース領域、該ドレイン領域、および該バッファ層の該露出した部分上のオーミックコンタクトと
を備え、
該バーチカルジャンクション電界効果型トランジスタは、
該ドリフト層の該第1の主要表面上の、該バッファ層からラテラルに間隔を置かれた1つ以上の隆起した領域であって、該隆起した領域のそれぞれは、
該ドリフト層の該第1の主要表面上の、該ラテラルジャンクション電界効果型トランジスタの該バッファ層から間隔を置いたn型半導体材料のチャネル領域と、
該チャネル領域上のn型半導体材料のソース領域と
を備える、隆起した領域と、
該ドリフト層上で該1つ以上の隆起した領域に隣接し、該ドリフト層および該チャネル領域と金属半導体整流ジャンクションを形成している金属層と、
該ソース領域上のオーミックコンタクトと
を備え、
該ドリフト層は、基板の第1の主要表面上にあるn型半導体材料の層上にあり、電気接続は、該基板の該第1の主要表面と互いに対向する該基板の第2の主要表面上にある、モノリシック集積回路。 - n型半導体材料の層上に第1のマスクを配置することであって、n型半導体材料の該層は、p型半導体材料の第1の層上にあり、p型半導体材料の該第1の層は、基板上にある、ことと、
該第1のマスクにおける開口部を介して、n型半導体材料の該層を選択的にエッチングし、エッチングされる領域と該エッチングされる領域に隣接する側壁を有する隆起した領域とを形成することと、
該第1のマスクを除去することと、
n型半導体材料の該層上に第2のマスクを配置することであって、該第2のマスクは、該エッチングされる領域の一部分と該隆起した領域の一部分とをマスキングする、ことと、
該マスクにおける開口部を介して、n型半導体材料の該層にn型のドーパントをインプラントし、該エッチングされる領域の上に第1のインプラントされない領域を形成し、該隆起した領域の上に第2のインプラントされない領域を形成し、n型半導体材料の該層にn型のインプラントされる領域を形成することと、
該第2のマスクを除去することと、
n型半導体材料の該エッチングおよびインプラントされる層上にp型半導体材料の第2の層をエピタキシャルに成長させることと、
p型半導体材料の該第2の層上に第3のマスクを配置することであって、該第3のマスクは、該第1のインプラントされない領域の上のp型半導体材料の該第2の層の一部分と、該第2のインプラントされない領域の上のp型半導体材料の該第2の層の一部分とをマスキングする、ことと、
該第3のマスクを用いて、p型半導体材料の該第2の層を介して選択的にエッチングし、インプラントされる領域をn型半導体材料の下部の層において露出させ、それによって、p型半導体材料の隆起した特徴を形成することと、
該第3のマスクを除去することと、
n型半導体材料の該層における該隆起した特徴上にオーミックコンタクトを形成することと
を含む、方法。 - n型半導体材料の第1の層上に第1のマスクを配置することであって、n型半導体材料の層の該第1の層は、p型半導体材料の層上にあり、該p型半導体材料の層は、基板上にある、ことと、
該第1のマスクにおける開口部を介して、n型半導体材料の該第1の層を選択的にエッチングし、エッチングされる領域と隆起した領域とを形成することと、
該第1のマスクを除去することと、
n型半導体材料の該エッチングおよびインプラントされる層上にn型半導体材料の第2の層をエピタキシャルに成長させることと、
n型半導体材料の該第2の層上に第2のマスクを配置し、その結果、該第2のマスクにおける開口部が、n型半導体材料の該層の該エッチングされる領域の上に配置され、かつn型半導体材料の該層の該隆起した領域の上に配置されるようにすることと、
該第2のマスクを用いて、n型半導体材料の該第2の層を介して選択的にエッチングし、n型半導体材料の下部の第1の層を露出させ、n型半導体材料の隆起した特徴を形成することと、
該第2のマスクにおける開口部を介して、n型半導体材料の該第1の層にp型のドーパントを選択的にインプラントし、p型のインプラントされる領域を形成することと、
該第2のマスクを除去することと、
n型半導体材料の該隆起した特徴の露出された表面および該p型のインプラントされる領域の上にオーミックコンタクトを形成することと
を含む、方法。 - n型半導体材料の第1の層上に第1のマスクを配置することであって、該第1の層は、n型半導体材料の第2の層上にあり、該第2の層は基板上にある、ことと、
該第1のマスクを用いて、p型のドーパントを該第1の層において選択的にインプラントし、該第1の層においてインプラントされない領域に隣接したp型のインプラントされる領域を形成することと、
該第1のマスクを除去することと、
該第1の層上にn型半導体材料の第3の層をエピタキシャルに成長させることと、
該第3の層上にn型半導体材料の第4の層をエピタキシャルに成長させることと、
該第4の層上に第2のマスクを配置することと、
該第4の層を介して、選択的にエッチングし、該第2のマスクにおける開口部を介して下部の第3の層を露出させ、それによって、該第1の層の該p型のインプラントされる領域の上にn型半導体材料の隆起した特徴を形成し、かつ該第1の層のインプラントされない領域の上にn型半導体材料の1つ以上の隆起した特徴を形成することと、
該第2のマスクにおける開口部を介して該第3の層にp型のドーパントをインプラントし、n型半導体材料の該隆起した特徴の間で、n型半導体材料の該隆起した特徴に隣接して、該第3の層においてp型のインプラントされる領域を形成することと、
該第2のマスクを除去することと、
第3のマスクを配置することであって、該第3のマスクは、該第1の層のp型のインプラントされる領域の上で、該隆起した特徴と該隆起した特徴の間のエリアとをマスキングし、該第3のマスクは、該第1の層のインプラントされない領域とそれに隣接するエリアとの上で、該1つ以上の隆起した特徴をマスキングすることと、
該第3のマスクを用いて、該第3の層を介して選択的にエッチングし、下部の第1の層のp型のインプラントされる領域とインプラントされない領域とを露出させ、それによって、第1および第2の隆起した構造を形成することであって、該第1の隆起した構造は、該第1の層のp型のインプラントされる領域と、それらの間の該第3の層のp型のインプラントされる領域との上に、該隆起した特徴を含み、該第2の隆起した構造は、該第1の層のインプラントされない領域と、それに隣接する該第3の層のp型のインプラントされる領域との上に、該1つ以上の隆起した特徴を含む、ことと、
該第3のマスクを除去することと、
第4のマスクを配置することであって、該第4のマスクは、該第1および第2の隆起した構造と該第1の隆起した構造に隣接するp型のインプラントされる第1の層の領域とをカバーする、ことと、
該第1および第2の隆起した構造の間で、該第1および第2の隆起した構造に隣接して、n型半導体材料の該第1の層において、該p型のインプラントされる領域を介して、該第4のマスクを用いて、選択的にエッチングすることと、
該第4のマスクを除去することと、
n型半導体材料の該隆起した特徴の露出された構造の上と、露出されたp型のインプラントされる領域の上とに、オーミックコンタクトを形成することと
を含む、方法。 - n型半導体材料の第1の層上に第1のマスクを配置することであって、該第1の層は、n型半導体材料の第2の層上にあり、該第2の層は基板上にある、ことと、
該第1のマスクを用いて、n型半導体材料の該第1の層にp型のドーパントを選択的にインプラントし、該第1の層においてインプラントされない領域に隣接するp型のインプラントされる領域を形成することと、
該第1のマスクを除去することと、
該第1の層上にn型半導体材料の第3の層をエピタキシャルに成長させることと、
該第3の層上にn型半導体材料の第4の層をエピタキシャルに成長させることと、
該第4の層上に第2のマスクを配置することと、
該第4の層を介して選択的にエッチングし、該第2のマスクにおける開口部を介して下部の第3の層を露出させ、それによって、該第1の層のp型のインプラントされる領域の上にn型半導体材料の隆起した特徴を形成し、かつ該第1の層のインプラントされない領域の上にn型半導体材料の1つ以上の隆起した特徴を形成することと、
該第2のマスクを除去することと、
第3のマスクを配置することであって、該第3のマスクは、該第1の層のp型のインプラントされる領域の上で、該隆起した特徴と該隆起した特徴の間のエリアとをマスキングし、該第3のマスクは、該第1の層のインプラントされない領域の上で、該隆起した特徴をマスキングする、ことと、
該第3のマスクを用いて、該第3の層を介して選択的にエッチングし、下部の第1の層のp型のインプラントされる領域とインプラントされない領域とを露出させ、それによって、第1および第2の隆起した構造を形成することであって、該第1の隆起した構造は、該第1の層の該p型のインプラントされる領域とそれらの間の該第3の層の領域との上の隆起した特徴を含み、該第2の隆起した構造は、該第1の層のインプラントされない領域の上の隆起した特徴を含み、該第2の隆起した構造は側壁を有する、ことと、
該第3のマスクを除去することと、
n型半導体材料の該隆起した特徴の露出された表面上と、該第1の層の露出されたp型のインプラントされる領域上とに、オーミックコンタクトを形成することと、
該p型のインプラントされる領域の上の隆起した特徴の間の該第3の層上と、該第2の隆起した構造に隣接する該第1の層のインプラントされない部分上と、該第2の隆起した構造の該側壁上の該第3の層の材料上とに、ショットキーコンタクトを形成することと
を含む、方法。
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