JPWO2014034346A1 - 複合型半導体装置 - Google Patents
複合型半導体装置 Download PDFInfo
- Publication number
- JPWO2014034346A1 JPWO2014034346A1 JP2014532887A JP2014532887A JPWO2014034346A1 JP WO2014034346 A1 JPWO2014034346 A1 JP WO2014034346A1 JP 2014532887 A JP2014532887 A JP 2014532887A JP 2014532887 A JP2014532887 A JP 2014532887A JP WO2014034346 A1 JPWO2014034346 A1 JP WO2014034346A1
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- fet
- drain
- voltage
- capacitance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 239000002131 composite material Substances 0.000 title claims abstract description 33
- 230000015556 catabolic process Effects 0.000 claims abstract description 28
- 150000001875 compounds Chemical class 0.000 claims 1
- 230000005669 field effect Effects 0.000 description 15
- 238000004088 simulation Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 101150040536 CDS2 gene Proteins 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
- H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/0883—Combination of depletion and enhancement field effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K2017/6875—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors using self-conductive, depletion FETs
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Electronic Switches (AREA)
- Power Conversion In General (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
直列接続されたノーマリーオン型の第１のトランジスタ及びノーマリーオフ型の第２のトランジスタを備えた複合型半導体装置において、（１）式を満たすような前記第２のトランジスタが選択されている。【数１３】但し、Ｃｏｓｓ：前記第２のトランジスタの出力容量、Ｃｄｓ：前記第１のトランジスタのドレイン−ソース間容量、Ｃｇｓ：前記第１のトランジスタのゲート−ソース間容量、Ｖｄｓ：電源電圧、Ｖｂｒ：前記第２のトランジスタのブレークダウン電圧
Description
本発明は、複合型半導体装置に関し、特に、直列接続されたノーマリーオン型トランジスタ及びノーマリーオフ型トランジスタを備えた複合型半導体装置に関する。
現在の半導体装置において主に使用されているＳｉ（シリコン）系の電界効果トランジスタはノーマリーオフ型である。ノーマリーオフ型電界効果トランジスタは、ゲート−ソース間に正電圧を印加した場合に導通し、ゲート−ソース間に正電圧が印加されていない場合に非導通になるトランジスタである。
また、高耐圧、低損失、高速スイッチング、高温動作などの特徴を有するために実用化の研究が進められているＧａＮ（ガリウム窒素）系やＳｉＣ（シリコンカーバイト）の電界効果トランジスタは、ノーマリーオン型である。ノーマリーオン型電界効果トランジスタは、負のしきい値電圧を有し、ゲート−ソース間電圧がしきい値電圧よりも低い場合に非導通になり、ゲート−ソース間電圧がしきい値電圧よりも高い場合に導通する。
このようなノーマリーオン型電界効果トランジスタを半導体装置において使用すると、従来のゲート駆動回路を使用できないことなどの様々な問題が発生する。そこで、ノーマリーオン型の第１の電界効果トランジスタとノーマリーオフ型の第２の電界効果トランジスタを直列接続して、ノーマリーオフ型の複合型半導体装置を構成することが提案された。
例えば特許文献１には、このような複合型半導体装置として、ノーマリーオフ型の第２の電界効果トランジスタのドレイン−ソース間電圧が耐圧よりも高くなり、第２の電界効果トランジスタがアバランシェ状態となって破壊されるのを防止するため、第２の電界効果トランジスタのドレイン−ソース間にツェナーダイオードを接続し、ドレイン−ソース間電圧を耐圧以下の電圧に制限するものが開示されている。
[Stability and performance analysis of a SiC-based cascode switch and an alternative solution],Ralf Siemieniec,Microelectronics Reliability, Volume 52, Issue 3, March 2012, Pages 509-518.
しかしながら、上記特許文献１では、第１の電界効果トランジスタのターンオフ中に第２の電界効果トランジスタの電荷が抜けるため、制御が不安定になるという問題があった（非特許文献１参照）。
そこで、本発明は、ノーマリーオフ型トランジスタの破壊及び制御不安定を抑制できる複合型半導体装置を提供することを目的とする。
上記目的を達成するために本発明の一態様に係る複合型半導体装置は、直列接続されたノーマリーオン型の第１のトランジスタ及びノーマリーオフ型の第２のトランジスタを備えた複合型半導体装置において、（１）式を満たすような前記第２のトランジスタが選択されていることを特徴とする。
但し、Ｃｏｓｓ：前記第２のトランジスタの合計容量、Ｃｄｓ：前記第１のトランジスタのドレイン−ソース間容量、Ｃｇｓ：前記第１のトランジスタのゲート−ソース間容量、Ｖｄｓ：電源電圧、Ｖｂｒ：前記第２のトランジスタのブレークダウン電圧
また、本発明の他の態様に係る複合型半導体装置は、直列接続されたノーマリーオン型の第１のトランジスタ及びノーマリーオフ型の第２のトランジスタを備えた複合型半導体装置において、（２）式を満たすような前記第１のトランジスタが選択されていることを特徴とする。
但し、Ｃｏｓｓ：前記第２のトランジスタの合計容量、Ｃｄｓ：前記第１のトランジスタのドレイン−ソース間容量、Ｃｇｓ：前記第１のトランジスタのゲート−ソース間容量、Ｖｄｓ：電源電圧、Ｖｂｒ：前記第２のトランジスタのブレークダウン電圧
また、本発明の他の態様に係る複合型半導体装置は、直列接続されたノーマリーオン型の第１のトランジスタ及びノーマリーオフ型の第２のトランジスタを備えた複合型半導体装置において、電源電圧Ｖｄｓと前記第２のトランジスタのブレークダウン電圧Ｖｂｒの比が１０以上であって、（３）式を満たすような前記第２のトランジスタが選択されていることを特徴とする。
但し、Ｃｏｓｓ：前記第２のトランジスタの合計容量、Ｃｄｓ：前記第１のトランジスタのドレイン−ソース間容量
また、本発明の他の態様に係る複合型半導体装置は、直列接続されたノーマリーオン型の第１のトランジスタ及びノーマリーオフ型の第２のトランジスタを備えた複合型半導体装置において、電源電圧Ｖｄｓと前記第２のトランジスタのブレークダウン電圧Ｖｂｒの比が１０以上であって、（４）式を満たすような前記第１のトランジスタが選択されていることを特徴とする。
但し、Ｃｏｓｓ：前記第２のトランジスタの合計容量、Ｃｄｓ：前記第１のトランジスタのドレイン−ソース間容量
また、本発明の他の態様に係る複合型半導体装置は、直列接続されたノーマリーオン型の第１のトランジスタ及びノーマリーオフ型の第２のトランジスタを備えた複合型半導体装置において、（５）式を満たすような前記第１のトランジスタ及び前記第２のトランジスタが選択されていることを特徴とする。
但し、Ｃｏｓｓ：前記第２のトランジスタの出力容量、Ｃｄｓ：前記第１のトランジスタのドレイン−ソース間容量、Ｃｇｓ：前記第１のトランジスタのゲート−ソース間容量、Ｖｄｓ：電源電圧、Ｖｍ１：前記第２のトランジスタをオフとした後、前記第１のトランジスタがオフとなる時点の前記第２のトランジスタのドレイン電圧、Ｖｂｒ：前記第２のトランジスタのブレークダウン電圧
本発明の複合型半導体装置によると、制御不安定の原因となる追加デバイスを使用することなく、ターンオフの間、ノーマリーオフ型の第２のトランジスタのドレイン電圧をブレークダウン電圧より低く制限でき、第２のトランジスタの破壊を抑制できる。
以下に本発明の一実施形態について図面を参照して説明する。本発明の一実施形態に係る複合型半導体装置の構成を図１に示す。
図１に示す複合型半導体装置１は、高耐圧ノーマリーオン型の第１の電界効果トランジスタ（以下、ＦＥＴと称する）Ｔｒ１と、低耐圧ノーマリーオフ型の第２のＦＥＴＴｒ２と、第１のＦＥＴＴｒ１のゲート−ドレイン間容量Ｃｇｄと、第１のＦＥＴＴｒ１のゲート−ソース間容量Ｃｇｓと、第１のＦＥＴＴｒ１のドレイン−ソース間容量Ｃｄｓと、第２のＦＥＴＴｒ２のゲート−ドレイン間容量Ｃｇｄ２と、第２のＦＥＴＴｒ２のゲート−ソース間容量Ｃｇｓ２と、第２のＦＥＴＴｒ２のドレイン−ソース間容量Ｃｄｓ２と、ゲート抵抗Ｒｇと、電源端子Ｔ１と、グランド端子Ｔ２と、ゲート端子Ｔ３と、を備えている。
第１のＦＥＴＴｒ１と第２のＦＥＴＴｒ２とは直列接続されている。第１のＦＥＴＴｒ１のドレインには、電源電圧Ｖｄｓが印加される電源端子Ｔ１が接続される。そして、第２のＦＥＴＴｒ２のソースには、グランド電位が接続されるグランド端子Ｔ２が接続される。
第２のＦＥＴＴｒ２のゲートには、ゲート端子Ｔ３が接続される。また、第２のＦＥＴＴｒ２のソースとグランド端子Ｔ２の接続点と、第１のＦＥＴＴｒ１のゲートとの間にはゲート抵抗Ｒｇが挿入されている。なお、ゲート抵抗Ｒｇを設けずに、第２のＦＥＴＴｒ２のソースとグランド端子Ｔ２の接続点と、第１のＦＥＴＴｒ１のゲートとを短絡させてもよい。
次に、このような構成である複合型半導体装置１における、第１のＦＥＴＴｒ１及び第２のＦＥＴＴｒ２がオンの状態で第２のＦＥＴＴｒ２をオフにした場合の第２のＦＥＴＴｒ２のドレイン電圧Ｖｍの挙動について説明する。
第１のＦＥＴＴｒ１及び第２のＦＥＴＴｒ２がオンの状態で、第２のＦＥＴＴｒ２のゲート−ソース間電圧をオン電圧からオフ電圧にすると、第２のＦＥＴＴｒ２のドレイン−ソース間電圧が発生し、第１のＦＥＴＴｒ１のソース電圧が上昇し、第１のＦＥＴＴｒ１のゲート−ソース間電圧が負のしきい値電圧Ｖｔｈに達するまで、第２のＦＥＴＴｒ２のドレイン電圧Ｖｍが上昇する。第１のＦＥＴＴｒ１のゲート−ソース間電圧がしきい値電圧Ｖｔｈに達したときの第２のＦＥＴＴｒ２のドレイン電圧Ｖｍを、Ｖｍ１とすると、Ｖｍ１は（１）式で表現される。
上記（１）式中、時間ｔは、（２）式を満足する。
第２のＦＥＴＴｒ２のドレイン電圧ＶｍがＶｍ１に達した時点で、第１のＦＥＴＴｒ１はオフとなり、第１のＦＥＴＴｒ１のドレイン−ソース間電圧が発生する。なお、（１）式から明らかなように、第１のＦＥＴＴｒ１のゲート抵抗Ｒｇを設けない場合は、Ｒｇ＝０となり、Ｖｍ１＝−Ｖｔｈとなる。
続いて、第１のＦＥＴＴｒ１がオフしてからの第２のＦＥＴＴｒ２のドレイン電圧Ｖｍの上昇について説明する。第１のＦＥＴＴｒ１がオフとなり、第１のＦＥＴＴｒ１のドレイン−ソース間に電圧が発生する。このとき、第２のＦＥＴＴｒ２のドレイン電圧Ｖｍは（３）式に従って上昇する。
Ｖｍは第１のＦＥＴＴｒ１のドレイン電圧が電源電圧Ｖｄｓに達するまで（３）式に従って上昇するため、ｋ２×ｔ=Ｖｄｓの時点で上昇が止まる。最終的に、Ｖｍが（４）式で表されるＶｍ２に達した時点でＶｍの上昇は止まる。
ここで、上記のように第２のＦＥＴＴｒ２のドレイン電圧ＶｍがＶｍ１に達した時点で、第２のＦＥＴＴｒ２のドレイン−ソース間容量に蓄電された電荷はオフセットとして残るので、最終的なＶｍの値はＶｍ１とＶｍ２の和で表されることとなる。
ここで、複合型半導体装置１のターンオフの間、第２のＦＥＴＴｒ２がブレークダウンしないためには、第２のＦＥＴＴｒ２のブレークダウン電圧をＶｂｒとすると、（５）式を満たすように第１のＦＥＴＴｒ１のドレイン−ソース間容量Ｃｄｓ及びゲート−ソース間容量Ｃｇｓ、第２のＦＥＴＴｒ２の出力容量Ｃｏｓｓを構成すればよい。なお、Ｖｍ１は無視できる場合としている。
ここで、（５）式は（６）式のように書き換えることができる。
従って、（６）式を満たすような出力容量Ｃｏｓｓを有した第２のＦＥＴＴｒ２を選択すれば、ターンオフの間、第２のＦＥＴＴｒ２がブレークダウンすることを抑制できる。このとき、（６）式における第１のＦＥＴＴｒ１のドレイン−ソース間容量Ｃｄｓ及びゲート−ソース間容量Ｃｇｓの各容量値は測定すればよく、例えば下記文献１に記載された方法で測定できる。また、（６）式におけるＣｏｓｓを得るための第２のＦＥＴＴｒ２のドレイン−ソース間容量Ｃｄｓ２及びゲート−ドレイン間容量Ｃｇｄ２の各容量値も例えば下記文献１に記載された方法で測定できる。
＜文献１＞
Funaki, T.; Phankong, N.; Kimoto, T.; Hikihara, T.; , "Measuring Terminal Capacitance and Its Voltage Dependency for High-Voltage Power Devices," Power Electronics, IEEE Transactions on , vol.24, no.6, pp.1486-1493, June 2009
doi: 10.1109/TPEL.2009.2016566
＜文献１＞
Funaki, T.; Phankong, N.; Kimoto, T.; Hikihara, T.; , "Measuring Terminal Capacitance and Its Voltage Dependency for High-Voltage Power Devices," Power Electronics, IEEE Transactions on , vol.24, no.6, pp.1486-1493, June 2009
doi: 10.1109/TPEL.2009.2016566
また、（５）式は（７）式のようにも書き換えることができる。
従って、（７）式を満たすようなドレイン−ソース間容量Ｃｄｓを有した第１のＦＥＴＴｒ１を選択すれば、ターンオフの間、第２のＦＥＴＴｒ２がブレークダウンすることを抑制できる。このとき、（７）式における各容量値は例えば上記文献１に記載された方法で測定できる。
なお、電源電圧Ｖｄｓとブレークダウン電圧Ｖｂｒの比が１０以上である場合、（６）式の右辺において第１項以外は無視できるので、（６）式は（８）式となる。従って、この場合は、（８）式を満たすような出力容量Ｃｏｓｓを有した第２のＦＥＴＴｒ２を選択すれば、ターンオフの間、第２のＦＥＴＴｒ２がブレークダウンすることを抑制できる。
更に、（８）式は、（９）式に書き換えられる。従って、（９）式を満たすようなドレイン−ソース間容量Ｃｄｓを有した第１のＦＥＴＴｒ１を選択すれば、ターンオフの間、第２のＦＥＴＴｒ２がブレークダウンすることを抑制できる。
また、先述したように、最終的なＶｍは、Ｖｍ１とＶｍ２の和で表されるので、（１０）式が成立する。
従って、Ｖｍ１が無視できない場合、又はＶｍ１を厳密に考慮する場合、ターンオフの間、第２のＦＥＴＴｒ２がブレークダウンすることを抑制するには、第２のＦＥＴＴｒ２のブレークダウン電圧をＶｂｒとすると、（１１）式を満たすように第１のＦＥＴＴｒ１のドレイン−ソース間容量、ゲート−ソース間容量、及び第２のＦＥＴＴｒ２の出力容量を構成すればよい（即ち、このような容量を持つ第１のＦＥＴＴｒ１及び第２のＦＥＴＴｒ２を選択する）。
更に、ゲート抵抗Ｒｇ＝０の場合は（１）式により、（１１）式は（１２）式のように書き換えられるので、（１２）式を満たすような第１のＦＥＴＴｒ１及び第２のＦＥＴＴｒ２を選択すればよい。
以上のように、第２のＦＥＴＴｒ２及び／又は第１のＦＥＴＴｒ１を適切に選択することにより、制御不安定の原因となる追加デバイスを使用することなく、第２のＦＥＴＴｒ２のブレークダウンを抑制することができる。
ここで、第２のＦＥＴＴｒ２の出力容量Ｃｏｓｓを大きくすると、（５）式、又は（１１）式を満足する条件は容易であることは明らかであるが、容量増加によるスイッチング損失の増加が懸念される。しかしながら、本実施形態のカスコード構成を採ると、第１のＦＥＴＴｒ１のドレイン−ソース間にかかる電圧は最小で（電源電圧−第２のＦＥＴＴｒ２のブレークダウン電圧）、最大で（電源電圧−第１のＦＥＴＴｒ１のしきい値電圧）がかかるため、スイッチング損失に大きく影響を与える高電圧は、第１のＦＥＴＴｒ１にかかる。よって、第２のＦＥＴＴｒ２は、スイッチング損失にほとんど影響を与えない。これより、スイッチング損失を劣化させることなく、カスコードデバイスの信頼性を高めることが可能になる。
次に、本実施形態の検証をシミュレーションで行った。図２に示すＬ負荷回路でシミュレーションを行った。第１のＦＥＴＴｒ１、第２のＦＥＴＴｒ２の各容量は表１のパターン１に示す。電源電圧は６００Ｖ、第１のＦＥＴＴｒ１のしきい値電圧は−６．５Ｖとした。また、第２のＦＥＴＴｒ２のブレークダウン電圧は２０Ｖとする。
シミュレーション結果である第２のＦＥＴＴｒ２のドレイン電圧Ｖｍの解析波形を図３に示す。Ｖｍは最終的に３３Ｖとなり、ブレークダウン電圧の２０Ｖを大きく越えている。（１０）式により計算すると、Vm1を6.6VとするとVm=Vm1+Vm2=6.6V+50pF/(950pF+50pF+150pF)×600V=33Vとなる。
そこで、（１１）式を満足するようにCdsを調整すると、20V>6.6V+Cds/(950pF+Cds+150pF)×600Vとなり、Cds<25.13pFとなる。効果を確認するため、表１に示すパターン２でCds=25pFとしてシミュレーションを行った。その結果であるＶｍの解析波形を図４に示す。解析結果から、Ｖｍは最終的に１９．５Ｖとなっており、ブレークダウン電圧の２０Ｖを下回ることとなり、目標を達成できていることが分かる。
また、本実施形態の有効性を実測で検証するため、第１のＦＥＴのドレイン−ソース間容量のみを変更した２種類の複合型半導体装置Ａ、ＢにおいてＶｍの実測評価を行った。複合型半導体装置における各容量は上記文献１の手法で測定した。複合型半導体装置Ａ、Ｂの第１のＦＥＴのドレイン−ソース間容量Ｃｄｓを表２に示す。
表２に示すように電源電圧Ｖｄｓに応じて同じデバイスでもドレイン−ソース間容量Ｃｄｓは変化する。電源電圧Ｖｄｓが大きくなると、チャンネルの空乏化が進み、容量が小さくなるからである。また、第１のＦＥＴのゲート−ソース間容量Ｃｇｓは１６０ｐＦとした。Ｃｇｓも電源電圧に依存して変化はするが、今回用いたデバイスでは変化が非常に小さかったので一定値とした。
また、第２のＦＥＴの出力容量Ｃｏｓｓについては次の通りとした。電源電圧Ｖｄｓと最終的なＶｍの実測値の関係を複合型半導体装置Ａ、Ｂについて示したものを図５に示す。例えば、電源電圧Ｖｄｓ＝１００ＶでＶｍは１３Ｖ付近となり、Ｖｄｓ＝３００ＶではＶｍは２５Ｖ付近となった。また、Ｖｍを変化させつつＣｏｓｓを測定したものを図６に示す。図６より、Ｖｍ＝１５Ｖ付近ではＣｏｓｓは３３０ｐＦ、Ｖｍ＝２５Ｖ付近ではＣｏｓｓは２９０ｐＦとなった。従って、Ｃｏｓｓについては、電源電圧Ｖｄｓに応じた最終的なＶｍの値に対応した値を用いることにした。
また、しきい値電圧は−７Ｖとする。実測のＶｍ２と、（４）式による計算値のＶｍ２との比較結果を図７に示す。実測結果と式（４）による計算値は、精度よく一致していることがわかる。
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々変更が可能である。
１ 複合型半導体装置
Ｔｒ１ 第１の電界効果トランジスタ
Ｔｒ２ 第２の電界効果トランジスタ
Ｒｇ ゲート抵抗
Ｖｄｓ 電源電圧
Ｔ１ 電源端子
Ｔ２ グランド端子
Ｔ３ ゲート端子
Ｔｒ１ 第１の電界効果トランジスタ
Ｔｒ２ 第２の電界効果トランジスタ
Ｒｇ ゲート抵抗
Ｖｄｓ 電源電圧
Ｔ１ 電源端子
Ｔ２ グランド端子
Ｔ３ ゲート端子
Claims (5)
- 直列接続されたノーマリーオン型の第１のトランジスタ及びノーマリーオフ型の第２のトランジスタを備えた複合型半導体装置において、（１）式を満たすような前記第２のトランジスタが選択されていることを特徴とする複合型半導体装置。
- 直列接続されたノーマリーオン型の第１のトランジスタ及びノーマリーオフ型の第２のトランジスタを備えた複合型半導体装置において、（２）式を満たすような前記第１のトランジスタが選択されていることを特徴とする複合型半導体装置。
- 直列接続されたノーマリーオン型の第１のトランジスタ及びノーマリーオフ型の第２のトランジスタを備えた複合型半導体装置において、電源電圧Ｖｄｓと前記第２のトランジスタのブレークダウン電圧Ｖｂｒの比が１０以上であって、（３）式を満たすような前記第２のトランジスタが選択されていることを特徴とする複合型半導体装置。
- 直列接続されたノーマリーオン型の第１のトランジスタ及びノーマリーオフ型の第２のトランジスタを備えた複合型半導体装置において、電源電圧Ｖｄｓと前記第２のトランジスタのブレークダウン電圧Ｖｂｒの比が１０以上であって、（４）式を満たすような前記第１のトランジスタが選択されていることを特徴とする複合型半導体装置。
- 直列接続されたノーマリーオン型の第１のトランジスタ及びノーマリーオフ型の第２のトランジスタを備えた複合型半導体装置において、（５）式を満たすような前記第１のトランジスタ及び前記第２のトランジスタが選択されていることを特徴とする複合型半導体装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012187767 | 2012-08-28 | ||
| JP2012187767 | 2012-08-28 | ||
| PCT/JP2013/070437 WO2014034346A1 (ja) | 2012-08-28 | 2013-07-29 | 複合型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPWO2014034346A1 true JPWO2014034346A1 (ja) | 2016-08-08 |
Family
ID=50183166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014532887A Pending JPWO2014034346A1 (ja) | 2012-08-28 | 2013-07-29 | 複合型半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US9356015B2 (ja) |
| JP (1) | JPWO2014034346A1 (ja) |
| CN (1) | CN104604133B (ja) |
| TW (1) | TWI543364B (ja) |
| WO (1) | WO2014034346A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160248422A1 (en) * | 2015-02-24 | 2016-08-25 | Infineon Technologies Austria Ag | Switching circuit, semiconductor switching arrangement and method |
| US9793260B2 (en) * | 2015-08-10 | 2017-10-17 | Infineon Technologies Austria Ag | System and method for a switch having a normally-on transistor and a normally-off transistor |
| US9748941B2 (en) * | 2015-10-27 | 2017-08-29 | Electronics And Telecommunications Research Institute | Power semiconductor module and method for stabilizing thereof |
| JP7358227B2 (ja) * | 2019-12-19 | 2023-10-10 | 株式会社東芝 | 半導体装置 |
| JP7211393B2 (ja) * | 2020-04-22 | 2023-01-24 | 株式会社デンソー | 半導体装置 |
| CN114204535B (zh) * | 2022-02-18 | 2022-07-08 | 上海维安半导体有限公司 | 一种具有加速关断的阻断型浪涌保护器 |
| CN118212869B (zh) * | 2024-05-17 | 2024-08-23 | 航芯微(成都)电子科技有限公司 | 一种mosfet栅极驱动电路及芯片 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006158185A (ja) * | 2004-10-25 | 2006-06-15 | Toshiba Corp | 電力用半導体装置 |
| JP2006324839A (ja) * | 2005-05-18 | 2006-11-30 | Fuji Electric Holdings Co Ltd | 複合型半導体装置 |
| JP2010135760A (ja) * | 2008-10-31 | 2010-06-17 | Semiconductor Energy Lab Co Ltd | 論理回路 |
| WO2011089837A1 (ja) * | 2010-01-25 | 2011-07-28 | シャープ株式会社 | 複合型半導体装置 |
| JP2011166673A (ja) * | 2010-02-15 | 2011-08-25 | Denso Corp | ハイブリッドパワーデバイス |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076020A (ja) * | 2000-08-31 | 2002-03-15 | Sumitomo Electric Ind Ltd | 半導体装置 |
| US20060118832A1 (en) * | 2003-01-21 | 2006-06-08 | North-West University | Fast switching power insulated gate semiconductor device |
| US7202528B2 (en) * | 2004-12-01 | 2007-04-10 | Semisouth Laboratories, Inc. | Normally-off integrated JFET power switches in wide bandgap semiconductors and methods of making |
| WO2007109301A2 (en) * | 2006-03-20 | 2007-09-27 | International Rectifier Corporation | Merged gate cascode transistor |
| US7501670B2 (en) * | 2007-03-20 | 2009-03-10 | Velox Semiconductor Corporation | Cascode circuit employing a depletion-mode, GaN-based FET |
| US7939857B1 (en) * | 2009-08-24 | 2011-05-10 | Itt Manufacturing Enterprises, Inc. | Composite device having three output terminals |
| US8896131B2 (en) * | 2011-02-03 | 2014-11-25 | Alpha And Omega Semiconductor Incorporated | Cascode scheme for improved device switching behavior |
| US20120262220A1 (en) * | 2011-04-13 | 2012-10-18 | Semisouth Laboratories, Inc. | Cascode switches including normally-off and normally-on devices and circuits comprising the switches |
| JP5290354B2 (ja) * | 2011-05-06 | 2013-09-18 | シャープ株式会社 | 半導体装置および電子機器 |
-
2013
- 2013-07-29 JP JP2014532887A patent/JPWO2014034346A1/ja active Pending
- 2013-07-29 CN CN201380045525.0A patent/CN104604133B/zh active Active
- 2013-07-29 US US14/418,862 patent/US9356015B2/en active Active
- 2013-07-29 WO PCT/JP2013/070437 patent/WO2014034346A1/ja active Application Filing
- 2013-08-27 TW TW102130673A patent/TWI543364B/zh not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006158185A (ja) * | 2004-10-25 | 2006-06-15 | Toshiba Corp | 電力用半導体装置 |
| JP2006324839A (ja) * | 2005-05-18 | 2006-11-30 | Fuji Electric Holdings Co Ltd | 複合型半導体装置 |
| JP2010135760A (ja) * | 2008-10-31 | 2010-06-17 | Semiconductor Energy Lab Co Ltd | 論理回路 |
| WO2011089837A1 (ja) * | 2010-01-25 | 2011-07-28 | シャープ株式会社 | 複合型半導体装置 |
| JP2011166673A (ja) * | 2010-02-15 | 2011-08-25 | Denso Corp | ハイブリッドパワーデバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| US20150214216A1 (en) | 2015-07-30 |
| CN104604133A (zh) | 2015-05-06 |
| WO2014034346A1 (ja) | 2014-03-06 |
| CN104604133B (zh) | 2017-03-01 |
| TW201417276A (zh) | 2014-05-01 |
| US9356015B2 (en) | 2016-05-31 |
| TWI543364B (zh) | 2016-07-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20230327661A1 (en) | Cascode switches including normally-off and normally-on devices and circuits comprising the switches | |
| WO2014034346A1 (ja) | 複合型半導体装置 | |
| US8487667B2 (en) | Hybrid power device | |
| US9496859B2 (en) | Circuit arrangement with a first semiconductor device and with a plurality of second semiconductor devices | |
| JP6203097B2 (ja) | 半導体装置 | |
| US10340252B2 (en) | High voltage device with multi-electrode control | |
| EP2824836A2 (en) | Cascode switch device | |
| US9762232B2 (en) | Semiconductor device | |
| CN104917503A (zh) | 绝缘栅型设备的驱动电路 | |
| US9923464B1 (en) | Switching device and power supply circuit | |
| Bhalla et al. | Robustness of SiC JFETs and cascodes | |
| Bhalla et al. | Switching behaviour of USCi's SiC cascodes | |
| CN108173536A (zh) | 保护电路、放大器以及开关电力供应装置 | |
| US20170069622A1 (en) | Power semiconductor device | |
| Okamoto et al. | 13.56-MHz Class-E RF power amplifier using normally-on GaN HEMT | |
| Kim et al. | Design and analysis of GaN FET-based resonant dc-dc converter | |
| JP7358227B2 (ja) | 半導体装置 | |
| CN110601684A (zh) | 一种驱动电路 | |
| CN214228217U (zh) | 一种反相器 | |
| KR101605401B1 (ko) | 노멀리 온 동작을 하는 스위칭 소자를 위한 게이트 드라이버 | |
| JP6096932B2 (ja) | 半導体装置 | |
| EP3425668A1 (en) | Electrostatic discharge protection device | |
| Boianceanu et al. | Transient analysis of Si-MOS and SiC-JFET cascode power switches |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20160105 |