CN214228217U - 一种反相器 - Google Patents
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Abstract
本实用新型涉及一种反相器。该反相器包括：增强型晶体管Q1和Q2，以及控制电路C，该增强型晶体管Q1的漏极与母线电压VD相连接，源极与该增强型晶体管Q2的漏极以及电压输出端VOUT相连，栅极与该控制电路C的输出相连；该增强型晶体管Q2的漏极与Q1的源极以及电压输出端VOUT相连，源极接地，栅极与输入电压VIN相连；该控制电路C与该增强型晶体管Q1的栅极、输入电压VIN、以及母线电压VD相连，用于使增强型晶体管Q1和Q2的开通状态反相。利用本实用新型的实施方式，由于增强型晶体管Q1不是处于常开的状态，因而可以减少电路损耗。
Description
技术领域
本实用新型涉及半导体技术，尤其涉及反相器。
背景技术
GaNHEMT(高电子迁移率晶体管)器件由于良好的低导通电阻和高频特性，在微波和功率领域都有广泛的应用。然而GaNHEMT器件只有增强型和耗尽型两种，且由于增强型和耗尽型器件工艺不一致，很难在同一晶圆上集成。因此如何使用增强型器件实现GaN集成电路无论在微波还是电力电子领域都是一大挑战。
反相器是集成电路的基本单元，现有的基于增强型二极管和HEMT的反相器延迟较大，并且电路能耗较高。
发明内容
本实用新型鉴于现有技术的以上情况作出，用于克服或缓解现有技术中存在的一个或更多个技术问题，至少提供一种有益的选择。
根据本实用新型的一个方面，提供了一种反相器，所述反相器包括：增强型晶体管Q1和Q2，以及控制电路C，所述增强型晶体管Q1的漏极与母线电压VD相连接，源极与所述增强型晶体管Q2的漏极以及电压输出端VOUT相连，栅极与所述控制电路C的输出相连；所述增强型晶体管Q2的漏极与Q1的源极以及电压输出端VOUT相连，源极接地，栅极与输入电压VIN相连；以及，所述控制电路C与所述增强型晶体管Q1的栅极、输入电压VIN、以及母线电压VD相连，用于使增强型晶体管Q1和Q2的开通状态反相。
根据一种实施方式，所述控制电路C包括增强型晶体管Q3和连接在增强型晶体管Q3和电压母线之间的稳压辅助控制单元，所述稳压辅助控制单元用于稳定在所述Q1晶体管导通时，施加在所述电压输出端VOUT上的电压，所述增强型晶体管Q3的漏极与所述增强型晶体管Q1的栅极相连接，所述增强型晶体管Q3的栅极与输入电压VIN相连接，源极与地相连接，所述增强型晶体管Q3的漏极通过辅助控制单元与所述电压母线相连。所述稳压辅助控制单元可以包括电阻或二极管，或电阻与电容的组合。
本实用新型的一些实施方式提供的集成增强型GaN的反相器电路，上下管导通时间相反，电路损耗更小。本实用新型的一些实施方式提供的反相器电路所采用的均是集成增强型GaN晶体管，并且结构简单，因而能够缩短延迟时间。例如能够小于5ns。
附图说明
结合附图可以更好地理解本实用新型的实施方式，这些附图仅仅是示意性的，不是按照比例绘制的，也没有示出对理解本实用新型的实施方式没有帮助的部件。在附图中：
图1示出了依据本实用新型的一种实施方式的反相器的结构示意图；
图2示出了依据本实用新型的一种实施方式的反相器的示例性结构图；
图3示出了依据本实用新型的一种实施方式的反相器的示意图；
图4和图5示出了依据本实用新型的一种实施方式的反相器的波形示意图；
图6示出了依据本实用新型的另一种实施方式的反相器的示意图；
图7示出了依据本实用新型的再一种实施方式的反相器的示意图；以及
图8和图9示出了依据本实用新型的再一种实施方式的反相器的波形示意图。
具体实施方式
下面结合附图对本实用新型的实施方式进行进一步描述。这些实施方式都是示意性的，不是对本实用新型的保护范围的限制。
图1示出了依据本实用新型的实施方式的反相器的结构示意图。如图1所示，依据本实用新型的一种实施方式的反相器包括增强型晶体管Q1(第一增强型晶体管，上管)和增强型晶体管Q2(第二增强型晶体管，下管)、以及控制电路C。增强型晶体管Q1的漏极与母线电压(VD)相连接，源极与增强型晶体管Q2的漏极以及电压输出端VOUT(输出电压)相连，栅极与控制电路C的输出相连。增强型晶体管Q2的漏极与增强型晶体管Q1的源极以及电压输出端VOUT相连，源极接地，栅极与输入电压VIN相连。控制电路C与增强型晶体管Q1的栅极、输入电压VIN、以及母线电压VD相连，通过对上管Q1的导通与关断进行控制，使上管Q1和下管Q2的开通状态反相，即下管Q2导通时，上管Q1关断，下管Q2关断时，上管Q1导通。
根据一种实施方式，上管Q1和下管Q2均为GaN高电子迁移率晶体管，在栅极被施加高于其阈值电压的高电压时导通。控制电路C使用电容、电阻和增强型晶体管来实现其功能，所使用的增强型晶体管均与增强型晶体管Q1和Q2的类型相同，即均为增强型GaN高电子迁移率晶体管，在栅极被施加高于其阈值电压的电压(高电压)时导通。
图2示出了依据本实用新型的一种实施方式的反相器的示例性结构图。如图2所示，根据一种实施方式，该控制电路C可以包括增强型晶体管Q3和连接在增强型晶体管Q3和电压母线之间的稳压辅助控制单元，所述稳压辅助控制单元用于在所述Q1晶体管导通时，稳定施加在所述电压输出端VOUT上的电压。所述增强型晶体管Q3的漏极与所述增强型晶体管Q1的栅极相连接，所述增强型晶体管Q3的栅极与输入电压VIN相连接，源极与地相连接。增强型晶体管Q3的漏极还通过该稳压辅助控制单元与电压母线VD相连。该稳压辅助控制单元可以包括电阻、二极管或晶体管，或电阻与电容的组合等等。
根据本实用新型的该实施方式的反相器，由于均使用增强型晶体管，并且仅使用上管和下管以及对下管进行控制的控制电路，因而能够缩短延迟时间。另外，由于上管Q1和下管Q2的开通状态是反相的，因而可以减少电路损耗。
图3示出了依据本实用新型的一种实施方式的反相器的示意图。如图3所示，对照图1，控制电路C具体包括增强型晶体管Q3(第三增强型晶体管)和电阻R1。电阻R1的一端与母线电压VD相连接，另一端与增强型晶体管Q3的漏极以及增强型晶体管Q1的栅极相连接。增强型晶体管Q3的栅极与输入电压VIN相连接，源极与地相连接。
根据图3的实施方式，当输入电压VIN为低电位(低于增强型晶体管的阈值电压Vth的电位)时，增强型晶体管Q3关断，从而增强型晶体管Q1的栅极被施加高电压，并因而导通。与此同时，因为输入电压VIN与增强型晶体管Q2的栅极相连，因而此时增强型晶体管Q2关断。因此此时电压输出端VOUT为高电压。当输入电压VIN为高电位(大于增强型晶体管的阈值电压Vth的电位)时，增强型晶体管Q3导通，从而增强型晶体管Q1的栅极被施加低电压(等同接地)，并因而关断。与此同时，因为输入电压VIN与增强型晶体管Q2的栅极相连，因而此时增强型晶体管Q2导通。因此，此时电压输出端VOUT为低电压。从以上的描述中可以看出，依据本实用新型的该种实施方式，实现了输入电压VIN和输出电压VOUT的反相，并且在输出电压VOUT为低电压时，上管Q1并不导通，因而上管Q1并不是一直处于开通状态，从而可以降低电路损耗。
图4和图5示出了依据该实施方式的反相器的波形图。从图4和图5中可以看出输出电压VOUT和输入电压VIN很好地反相，并且延迟时间非常短。进一步上管Q1的开关状态与下管Q2的开关状态反向，并不总是有导通损耗，因而降低了整个电路的电路损耗。在本实用新型的实施方式中，除非有相反的说明，图中时间的单位均为微秒(μs)。
根据一种实施方式，增强型晶体管Q1和Q2和Q3均为GaN高电子迁移率晶体管，栅极被施加高电压时导通。
根据一种实施方式，增强型晶体管Q3的栅宽与增强型晶体管Q1和Q2的栅宽相同，且电阻R1的取值为不大于增强型晶体管Q3完全开通下导通电阻Rdson的100倍。通过这样调整的栅宽以及电阻R1的取值能够更好地降低延迟时间、提高响应速度，提高性能。
图6示出了依据本实用新型的另一种实施方式的反相器的示意图。如图6所示，对照图1，控制电路C包括增强型晶体管Q3(第三增强型晶体管)和增强型晶体管Q4(第四增强型晶体管)。增强型晶体管Q3的栅极与输入电压VIN相连，源极接地，漏极与增强型晶体管Q4的漏极以及上管Q1的栅极连接。增强型晶体管Q4的栅极和源极均与母线电压VD相连。
根据图6所示的实施方式，当输入电压VIN为低电位时，增强型晶体管Q3关断，由于增强型晶体管Q4处于常开状态，从而增强型晶体管Q1的栅极被施加高电压，并因而导通。与此同时，因为输入电压VIN与增强型晶体管Q2的栅极相连，因而此时增强型晶体管Q2关断。因此此时输出电压VOUT为高电压。当输入电压VIN为高电位时，增强型晶体管Q3导通，从而增强型晶体管Q1的栅极被施加低电压(接地)，并因而关断。与此同时，因为输入电压VIN与增强型晶体管Q2的栅极相连，因而此时增强型晶体管Q2导通，因此，此时输出电压VOUT为低电压。从以上的描述中可以看出，依据本实用新型的该种实施方式，实现了输入电压VIN和输出电压VOUT的反相，并且在输出电压VOUT输出为低电压时，上管Q1并不导通，即上管Q1并不是一直处于开通状态，从而可以降低电路损耗。
根据一种实施方式，增强型晶体管Q1、Q2、Q3和Q4均为GaN高电子迁移率晶体管。
根据一种实施方式，增强型晶体管Q4也可以由GaN二极管来代替。根据一种实施方式，增强型晶体管Q3的栅宽与增强型晶体管Q1和Q2的栅宽相同，增强型晶体管Q4的栅宽不大于增强型晶体管Q3栅宽的0.1倍。通过这样的栅宽设置，能够提高响应速度，提高性能。
图7示出了依据本实用新型的再一种实施方式的反相器的示意图。如图7所示，对照图1，控制电路C包括增强型晶体管Q3(第三增强型晶体管)、电容器C1和电阻R1。电容器C1和电阻R1并联。并联的电阻R1和电容器C1的一端与母线电压VD相连接，另一端与增强型晶体管Q3的漏极以及增强型晶体管Q1的栅极相连接。增强型晶体管Q3的栅极与输入电压VIN相连接，源极与地相连接。
与图3的实施方式类似，根据图7所示的实施方式，当输入电压VIN为低电位时，增强型晶体管Q3关断，从而增强型晶体管Q1的栅极被施加高电压，并因而导通。与此同时，因为输入电压VIN与增强型晶体管Q2的栅极相连，因而此时增强型晶体管Q2关断。因此此时输出电压VOUT为高电压。当输入电压VIN为高电位时，增强型晶体管Q3导通，从而增强型晶体管Q1的栅极被施加低电压(接地)，并因而关断。与此同时，因为输入电压VIN与增强型晶体管Q2的栅极相连，因而此时增强型晶体管Q2导通。因此，此时输出电压VOUT为低电压。从以上的描述中可以看出，依据本实用新型的该种实施方式，实现了输入电压VIN和输出电压VOUT的反相，并且在输出电压VOUT输出为低电压时，增强型晶体管Q1并不导通，因而增强型晶体管Q1并不是常开型的器件，从而可以降低电路损耗。由于增加了电容C1，电阻R1和电容器C1组成了RC延迟网络，限制了母线电压VD给上管Q1的电压和电流，使输出电压稳定在VD-Vth。
图8和图9示出了依据该实施方式的反相器的波形图。从图8和图9中可以看出输出电压VOUT和输入电压VIN很好地反相，并且延迟时间非常短。进一步，上管的电压Vg与输出电压VOUT实现了同相，并不总是有电路损耗，因而降低了整个电路的电路损耗。
根据一种实施方式，增强型晶体管Q3的栅宽与增强型晶体管Q1和Q2的栅宽相同，且电阻R1的取值为不大于增强型晶体管Q3完全开通下导通电阻Rdson的100倍且不小于增强型晶体管Q3完全开通下导通电阻Rdson的3倍，电容器
^
C1的取值不大于电阻R1的10-15倍。电容器C1的取值一般为fF和pF级别。例如，如果电阻R取1欧姆，那么电容器C1的值不大于1fF。通过这样的设置，能够提高响应速度，提高性能。
在上述的实施方式中，增强型晶体管Q1到Q4可均为在栅极施加高压时导通。由于本实用新型的一些实施方式的结构简单，晶体管数量少，并都采用增强型晶体管(例如增强型GaN场效应晶体管)，因而能够缩短延迟时间，例如延迟时间可以缩短到5ns。
根据本实用新型的一种实施方式，以上各实施方式涉及的增强型晶体管、电容(如果有的话)、电阻(如果有的话)，均集成在单个芯片中。该芯片的衬底材料可以包括但不限于硅，碳化硅，氮化铝或蓝宝石材料。
将这些器件集成在单个芯片中，可以缩减系统的体积。
本实用新型的上述详细的描述仅仅用于使本领域技术人员更进一步的连接本实用新型，以用于实施本实用新型，并不会对本实用新型的范围进行限制。仅有权利要求用于确定本实用新型的保护范围。因此，在前述详细描述中的特征的结合并不必然表示本实用新型的最宽范围。为了获得本实用新型的附加有用实施例，在说明书中给出教导的各种不同的特征可通过多种方式结合，这些组合都在本实用新型的范围内。
Claims (10)
1.一种反相器，其特征在于，所述反相器包括：增强型晶体管Q1和增强型晶体管Q2，以及控制电路C，
所述增强型晶体管Q1的漏极与母线电压VD相连接，源极与所述增强型晶体管Q2的漏极以及电压输出端VOUT相连，栅极与所述控制电路C的输出相连；
所述增强型晶体管Q2的漏极与所述增强型晶体管Q1的源极以及电压输出端VOUT相连，源极接地，栅极与输入电压VIN相连；以及
所述控制电路C与所述增强型晶体管Q1的栅极、输入电压VIN、以及母线电压VD相连，用于使增强型晶体管Q1和Q2的开通状态反相。
2.根据权利要求1所述的反相器，其特征在于，所述控制电路C包括增强型晶体管Q3和连接在所述增强型晶体管Q3和电压母线之间的稳压辅助控制单元，所述稳压辅助控制单元用于稳定在所述增强型晶体管Q1导通时，施加在所述电压输出端VOUT上的电压，所述增强型晶体管Q3的漏极与所述增强型晶体管Q1的栅极相连接，所述增强型晶体管Q3的栅极与输入电压VIN相连接，源极与地相连接，其中，所述增强型晶体管Q3的漏极还通过所述稳压辅助控制单元与所述母线电压相连。
3.根据权利要求1所述的反相器，其特征在于，所述控制电路C包括增强型晶体管Q3和电阻R1，所述电阻R1的一端与母线电压VD相连接，另一端与所述增强型晶体管Q3的漏极以及所述增强型晶体管Q1的栅极相连接，所述增强型晶体管Q3的栅极与输入电压VIN相连接，源极与地相连接。
4.根据权利要求3所述的反相器，其特征在于，所述增强型晶体管Q3为GaN高电子迁移率晶体管，在栅极被施加高于其阈值电压的高电压时导通，所述增强型晶体管Q3的栅宽与所述增强型晶体管Q1和Q2的栅宽相同，且所述电阻R1的取值不大于增强型晶体管Q3完全开通下导通电阻Rdson的100倍。
5.根据权利要求1所述的反相器，其特征在于，所述控制电路C包括增强型晶体管Q3和增强型晶体管Q4，
所述增强型晶体管Q3的栅极与输入电压VIN相连，源极接地，漏极与增强型晶体管Q4的漏极以及上管Q1的栅极连接；以及
所述增强型晶体管Q4的栅极和源极均与母线电压VD相连。
6.根据权利要求5所述的反相器，其特征在于，所述增强型晶体管Q3和Q4均为GaN高电子迁移率晶体管，在栅极被施加高于其阈值电压的高电压时导通，所述增强型晶体管Q1、Q2、Q3和Q4均集成在单个芯片中。
7.根据权利要求5所述的反相器，其特征在于，所述增强型晶体管Q3的栅宽与所述增强型晶体管Q1和Q2的栅宽相同，所述增强型晶体管Q4的栅宽不大于所述增强型晶体管Q3栅宽的0.1倍。
8.根据权利要求1所述的反相器，其特征在于，所述控制电路C包括增强型晶体管Q3、电容器C1和电阻R1，
所述电容器C1和电阻R1并联，并联的电阻R1和电容器C1的一端与母线电压VD相连接，另一端与所述增强型晶体管Q3的漏极以及所述增强型晶体管Q1的栅极相连接；以及
所述增强型晶体管Q3的栅极与输入电压VIN相连接，源极与地相连接。
9.根据权利要求8所述的反相器，其特征在于，所述增强型晶体管Q3的栅宽与所述增强型晶体管Q1和Q2的栅宽相同，且所述电阻R1的取值为不大于增强型晶体管Q3完全开通下导通电阻Rdson的100倍且不小于所述增强型晶体管Q3完全开通下导通电阻Rdson的3倍，所述电容器C1的取值不大于电阻R1的取值的10-15倍。
10.根据权利要求8所述的反相器，其特征在于，所述增强型晶体管Q1、Q2和Q3、以及电容器C和电阻R1均集成在单个芯片中。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202022652532.7U CN214228217U (zh) | 2020-11-17 | 2020-11-17 | 一种反相器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202022652532.7U CN214228217U (zh) | 2020-11-17 | 2020-11-17 | 一种反相器 |
Publications (1)
| Publication Number | Publication Date |
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| CN214228217U true CN214228217U (zh) | 2021-09-17 |
Family
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Family Applications (1)
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| CN202022652532.7U Active CN214228217U (zh) | 2020-11-17 | 2020-11-17 | 一种反相器 |
Country Status (1)
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2020
- 2020-11-17 CN CN202022652532.7U patent/CN214228217U/zh active Active
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