TWI405333B - 高崩潰電壓雙閘半導體裝置 - Google Patents

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Description

高崩潰電壓雙閘半導體裝置
本發明一般而言係關於半導體裝置。更特定言之，本發明係關於一種組態用於功率應用之半導體裝置。
設計用於射頻(RF)功率應用之互補式金氧半導體(CMOS)裝置在改良RF效能與一更高崩潰電壓之間傳統上要求一折衷。例如，一CMOS裝置之RF效能可藉由減少閘極幾何形狀(例如藉由使用短通道長度)來加以改良。然而，更小的閘極幾何形狀會減少CMOS裝置之崩潰電壓。因為減少的崩潰電壓會在一放大器組態中限制在一CMOS裝置輸出處可用的電壓擺動，故此類CMOS裝置不大用於功率應用。
在崩潰電壓問題的一方案中，可設計CMOS裝置以獲得更低電壓擺動、更大電流驅動。然而，更大電流驅動要求在CMOS裝置內增大電晶體寬度，從而向驅動電路呈現一不合需要的電容負載。
崩潰電壓問題的另一方案使用橫向擴散金氧半導體(LDMOS)電晶體。LDMOS電晶體在一作用區域與一汲極之間具有一漂移區域。該漂移區域輕度摻雜並經歷最大的電壓擺動。因為在該漂移區域內的摻雜濃度受到崩潰電壓要求的限制，故LDMOS裝置係用從汲極流向源極端子之汲極電流的一更高總電阻(稱為接通狀態電阻)來換取一更高崩潰電壓。
崩潰電壓問題的另一方案使用具有更厚更高電阻率基板之裝置。該些裝置可提供更高電壓效能，但還引入更高的接通狀態損失。該些裝置包括減少表面場(RESURF)裝置，其中基板二極體之空乏區域與橫向二極體之空乏區域相互作用以減少表面場。在該些裝置中，電壓崩潰因為空乏地帶之橫向加寬而增加。
因此，需要一種高崩潰電壓半導體裝置，比較習知半導體裝置，其提供改良RF能力與更高功率。
本發明之具體實施例包括一種用於控制一高崩潰電壓雙閘半導體裝置之方法。該方法包括形成一高崩潰電壓雙閘半導體裝置，其包括在一基板上的一金氧半導體閘極與實質在一井區域內的一接面閘極，該井區域係實質在該基板內。該方法進一步包括在該井區域內實質形成一汲極；在該基板內實質形成一源極；及耦合控制電路至該接面閘極，該控制電路係經組態用以藉由改變該接面閘極之一有效電阻來控制在該汲極與該源極之間流動的一電流。
依據本發明之另一具體實施例，一種方法包括藉由以下步驟來控制一高崩潰電壓雙閘半導體裝置：形成一具有一第一摻雜型的基板；在該基板內實質形成一源極，該源極具有一第二摻雜型；在一佈置於該基板上之氧化物層上形成一第一閘極；在該基板內實質形成一井區域並具有一第二摻雜型；在該井區域內實質形成一第二閘極，該第二閘極具有一第一摻雜型；及在該井區域內實質形成一汲極， 該汲極具有一第二摻雜類型。該方法進一步包括耦合控制電路至該第二閘極，該控制電路係經組態用以藉由改變在該井區域內的該汲極與該源極之間的一有效電阻來控制該高崩潰電壓雙閘半導體裝置，其中該有效電阻控制在該井內的該汲極與該源極之間流動的一電流。
本發明之具體實施例包括一種用於功率應用的高崩潰電壓雙閘半導體裝置，其包括一基板，其具有一第一摻雜類型；一源極，其係實質形成於該基板內，該源極具有一第二摻雜型；一第一閘極，其係形成於一佈置於該基板上的氧化物層；一井區域，其具有一第二導電率型並實質形成於該基板內；及一汲極，其係實質形成於該井區域內，該汲極具有一第二摻雜類型。本發明之具體實施例進一步包括一第二閘極，其係實質形成於該井區域內，該第二閘極具有一第一摻雜型，其中流入高崩潰電壓雙閘半導體裝置內之一電流係回應施加至該第二閘極的一電壓。
本發明揭示一種雙閘半導體裝置，其提供一高崩潰電壓，從而允許有用於功率應用的一較大輸出電壓偏移。該雙閘半導體裝置可視為一雙閘裝置，其包括一金氧半導體(MOS)閘極與一接面閘極，其中該接面閘極之偏壓可能係該MOS閘極之閘極電壓之一函數。該雙閘半導體裝置之崩潰電壓係該MOS閘極與該接面閘極之崩潰電壓之和。因為一個別接面閘極具有一本質高崩潰電壓，故該雙閘半導體裝置之崩潰電壓高於一個別MOS閘極之崩潰電壓。
比較習知互補式金氧半導體(CMOS)裝置，除了在更高功率位準下的可操作性外，該雙閘半導體裝置還提供改良的RF能力。該雙閘半導體裝置可使用此項技術中所知的半導體製造技術來實質製造於一基板上及/或一基板內並可使用標準CMOS及邏輯裝置製程而很少修改程序流。
一MOS閘極可能包括一金氧半導體結構，當施加一電壓至MOS閘極時，該結構修改在一半導體結構內的電荷分佈，從而控制該半導體結構之傳導特性。該MOS閘極可因此用作一電性控制閘極或開關。此類閘極可能存在於一金氧半導體場效電晶體(MOSFET)裝置內。一接面閘極包括一半導體材料通道之一區域，其具有與該通道之其餘部分摻雜特性相反的摻雜特性，使得在施加一電壓至接面閘極時，修改該通道內的電荷分佈並藉此控制該通道之傳導特性。接面閘極可因此用作一電性控制閘極或開關。此類閘極可能存在於一接面場效電晶體(JFET)內。接面閘極之有效電阻係受由接面閘極電壓所控制之通道之電阻。
可製造該雙半導體裝置，在MOS閘極與接面閘極之間包括一或多個植入區域。在MOS閘極與接面閘極之間不具有一植入區域的具體實施例可比在MOS閘極與接面閘極之間包括一或多個植入區域的具體實施例為該雙閘半導體裝置提供一更高空間密度組態。該些各種具體實施例之操作原理類似，除了修改在MOS閘極通道與一漂移區域之間的一空乏區域外。
圖1說明一雙閘半導體裝置之一範例性斷面，其包含一 MOS閘極、一接面閘極與兩個相鄰N+區域(即植入區域)。雙閘半導體裝置100可使用此項技術中所熟知的半導體製造技術，由摻雜矽、多晶矽、金屬之區域及/或層以及絕緣層來形成。雙閘半導體裝置100包括P-基板110、形成於P-基板110內的一N-井120、N+源極130、閘極140、氧化物層150、N+區域160、N+區域162、P+閘極170及N+汲極180。如本文所使用，"+"符號指示所指示導電率型之強摻雜(例如N+指示N型、強摻雜)而"-"符號指示所指示導電率型之弱摻雜(例如P-指示P型、弱摻雜)。
電氣信號(例如Vg1 與控制電壓Vg2 )可分別耦合至閘極140與P+閘極170。電氣信號還可使用額外多晶矽層(未顯示)或金屬層(未顯示)而耦合至N+源極130、N+區域160、N+區域162及N+汲極180，該額外多晶矽層或金屬層係使用此項技術中所熟知的半導體製造技術來佈置於N+源極130、N+區域160、N+區域162及N+汲極180之每一者之一表面上。
雙閘半導體裝置100包括一N型MOS場效電晶體(又稱為一N通道MOSFET)，其係由P-基板110、N+源極130及N+區域160、閘極140及氧化物層150所形成。雙閘半導體裝置100還包括一N通道接面場效電晶體(由稱為一N型JFET)，其係由P-基板110、N-井120、N+區域162、P+閘極170及N+汲極180所形成。在此具體實施例中，N+區域160與N+區域162相鄰且N+區域162係實質佈置於N-井120內。
或者，雙閘半導體裝置100之該等元件可組態使得雙閘 半導體裝置100包含一P型MOS閘極，該P型MOS閘極包括一P通道接面閘極。在此類具體實施例中，依據此項技術中所熟知之半導體製造技術，該等摻雜矽區域及/或層之一些者可能具有一不同摻雜。
雙閘半導體裝置100可視為在兩種模式下操作。如圖1所示，一第一模式係由Vg1 >一臨界電壓Vth 所指示且|V g 2 -V p 1 |0(即Vg2 -Vp1 之絕對值大約為0)。Vg1 係在閘極140處的一電壓，Vg2 係在P+閘極170處的一電壓，Vth 係閘極140的一臨界電壓而Vp1 係在N+區域162處的一電壓。在該第一模式下，一電壓Vg1 係施加至閘極140，其大於Vth ，使得該MOS閘極係"接通"。一控制電壓Vg2 係施加至P+閘極170，使得該接面閘極在控制電壓Vg2 與N+區域162之一電壓Vp1 之間的一低電位差下偏壓。P+閘極170因而向電流呈現一低電阻Ron 。在該第一模式下，雙閘半導體裝置100在N+源極130與N+汲極180之間傳導一電流。在該第二模式下，雙閘半導體裝置100不會傳導電流。
參考圖1，在該第二模式下，一負控制電壓Vg2 係施加至P+閘極170與P+閘極170下面的空乏區域，該空乏區域延伸至在N-井120內的一通道(未顯示)內。當施加至P+閘極170之控制電壓Vg2 係使得|V g 2 -V p 1 |大於一夾止電壓時Voff ，該通道在P+閘極170下面完全空乏，故在N+區域162與N+汲極180之間沒有任何電流流動。同樣地，在該第二模式下，在N+源極130與N+汲極180之間沒有任何電流流動。
當施加一控制電壓Vg2 至P+閘極170，使得|V g 2 -V p 1 |0(對應 於該第一模式)時，該通道係開啟且一多數載子電流可在N+區域162與N+汲極180之間流動。因此，P+閘極170(接面閘極)可相當於一可變電阻器運作，該可變電阻器具有一較高有效電阻Roff 與一較低有效電阻Ron ，該較高有效電阻在|V g 2 -V p 1 |>V off 時允許在N+源極130與N+汲極180之間很少或無任何電流流動，而該較低有效電阻在|V g 2 -V p 1 |0時允許最大電流流動。
雙閘半導體裝置100可包括一具有一雙閘之裝置，其中在P+閘極170(接面閘極)處的控制電壓Vg2 可能係在閘極140(MOS閘極)處電壓Vg1 的一函數。該MOS閘極與該接面閘極可使用參考圖5所述之一控制電路在"接通"狀態或"截止"狀態下同時動態偏壓。
在該第二操作模式下較高有效電阻Roff 允許P+閘極170維持一較高電壓並限制閘極140與N+區域160之間的電壓電位小於該MOS閘極崩潰電壓。因為雙閘半導體裝置100之崩潰電壓係該MOS閘極與P+閘極170之崩潰電壓之和，故P+閘極170之本質高崩潰電壓提供雙閘半導體裝置100之高崩潰電壓。
控制電壓Vg2 可使用該控制電路來調整並可取決於夾止電壓Voff 。該控制電路可能包含一電容器(未顯示)，其係經組態用以從閘極140耦合一RF信號至P+閘極170。為了限制閘極140與P+閘極170之間的距離，可使用在閘極140與P+閘極170之間平行的多個堆疊金屬層來實施該電容器。
圖2說明一雙閘半導體裝置之一範例性斷面，其包含一MOS閘極、一接面閘極與使用一傳導層耦合的兩個相鄰N+區域。雙閘半導體裝置200可使用此項技術中所熟知的半導體製造技術，由摻雜矽、多晶矽、金屬之區域及/或層以及絕緣層來形成。
雙閘半導體裝置200包括P-基板110、形成於P-基板110內的一N-井120、N+源極130、閘極140、氧化物層150、N+區域260、N+區域262、傳導層265、P+閘極170及N+汲極180。傳導層265可能係一多晶矽層、一金屬層或此項技術中所熟知的另一傳導層。如圖2所示，N+區域260與N+區域262係由P-基板110之一區域所分離，而N+區域262係實質佈置於N-井120內。
如本文關於雙閘半導體裝置200所述，電氣信號(例如Vg1 與控制信號Vg2 )可分別耦合至閘極140與P+閘極170。電氣信號還可使用額外多晶矽層(未顯示)或金屬層(未顯示)而耦合至N+源極130、N+區域260、N+區域262及N+汲極180，該額外多晶矽層或金屬層係使用此項技術中所熟知的半導體製造技術來佈置於N+源極130、N+區域260、N+區域262及N+汲極180之每一者之一表面上。
雙閘半導體裝置200包括一N型MOSFET，其係由P-基板110、N-井120及N+源極130、及N+區域260、閘極140及氧化物層150所形成。雙閘半導體裝置200還包括一N通道JFET，其係由P-基板110、N-井120、N+區域262、P+閘極170及N+汲極180所形成。在此具體實施例中，N+區域260 與N+區域262係使用傳導層265來加以耦合。
或者，雙閘半導體裝置200之該等元件可經組態使得雙閘半導體裝置200包含一包括一P通道接面閘極的P型MOS閘極或一包括一P通道接面閘極的N型MOS或一包括一N通道接面閘極的P型MOS閘極。在此類具體實施例中，依據此項技術中所熟知之半導體製造技術，該等摻雜矽區域及/或層之一些者可能具有一不同摻雜。
雙閘半導體裝置200可視為類似於本文關於圖1所述之該兩種模式而操作。一第一模式係由Vg1 >一臨界電壓Vth 所指示且|V g 2 -V p 1 |0，其中Vp1 係在N+區域262處的一電壓。在該第一模式下，一電壓Vg1 係施加至閘極140，其大於Vth ，使得該MOS閘極係"接通"。一控制電壓Vg2 係施加至P+閘極170，使得該接面閘極係在控制電壓Vg2 與N+區域262之一電壓Vp1 之間的一低電位差下偏壓。P+閘極170因而向電流呈現一低電阻Ron 。在該第一模式下，雙閘半導體裝置200在N+源極130與N+汲極180之間傳導一電流。在該第二模式下，雙閘半導體裝置200不會傳導電流。
當施加一控制電壓Vg2 至P+閘極170，使得|V g 2 -V p 1 |0(對應於該第一模式)時，該通道係開啟且一多數載子電流可在N+區域262與N+汲極180之間流動。因此，P+閘極170(接面閘極)可相當於一可變電阻器運作，該可變電阻器具有一較高有效電阻Roff 與一較低有效電阻Ron ，該較高有效電阻在|V g 2 -V p 1 |>V off 時允許在N+源極130與N+汲極180之間很少或無任何電流流動，而該較低有效電阻在|V g 2 -V p 1 | V off 時允 許最大電流流動。
雙閘半導體裝置200可包括一具有一雙閘之裝置，其中在P+閘極170(接面閘極)處的控制電壓Vg2 可能係在閘極140處電壓Vg1 的一函數。該MOS閘極與該接面閘極可使用參考圖5所述之一控制電路在"接通"狀態或"截止"狀態下同時動態偏壓。該控制電路可能包括一電容器(未顯示)，其係經組態用以從閘極140耦合一RF信號至P+閘極170，如參考圖1所述。
在該第二操作模式下，較高有效電阻Roff 允許P+閘極170維持一較高電壓並限制閘極140與N+區域260之間的電壓電位小於該MOS閘極崩潰電壓。因為雙閘半導體裝置200之崩潰電壓係該MOS閘極與P+閘極170之崩潰電壓之和，故P+閘極170之本質高崩潰電壓提供雙閘半導體裝置200之高崩潰電壓。
圖3說明一雙閘半導體裝置之一範例性斷面，其包含一MOS閘極與一接面閘極及一佈置於該MOS閘極與該接面閘極之間的單一N+區域。雙閘半導體裝置300可使用此項技術中所熟知的半導體製造技術，由摻雜矽、多晶矽、金屬之區域及/或層以及絕緣層所形成。雙閘半導體裝置300包含P-基板110、形成於P-基板110內的一N-井120、N+源極130、閘極140、氧化物層150、N+區域360、P+閘極170及N+汲極180。如圖3所示，N+區域360係實質佈置於N-井120內。
如參考圖1至2所述，電氣信號(例如Vg1 與控制電壓Vg2 ) 可分別耦合至閘極140與P+閘極170。電氣信號還可使用額外多晶矽層(未顯示)或金屬層(未顯示)而耦合至N+源極130、N+區域360及N+汲極180，該等額外多晶矽層或金屬層係使用此項技術中所熟知的半導體製造技術來佈置於N+源極130、N+區域360及N+汲極180之每一者之一表面上。
雙閘半導體裝置300包括一N型MOS閘極，其係由P-基板110、閘極140及氧化物層150所形成。雙閘半導體裝置300還包括一N通道JFET，其係由P-基板110、N-井120、N+區域360、P+閘極170及N+汲極180所形成。在此具體實施例中，N+區域360係該N通道JFET之一源極並鄰接該N型MOS閘極，該N型MOS閘極包含閘極140與氧化物層150。
雙閘半導體裝置300可視為類似於本文關於圖1至2所述之該兩種模式而操作。一第一模式係由Vg1 >一臨界電壓Vth 所指示且|V g 2 -V p 1 |0，其中Vp1 係在N+區域360處的一電壓。在該第一模式下，一電壓Vg1 係施加至閘極140，其大於Vth ，使得該MOS閘極係"接通"。一控制電壓Vg2 係施加至P+閘極170，使得該接面閘極係在控制電壓Vg2 與N+區域360之一電壓Vp1 之間的一低電位差下偏壓。P+閘極170因而向電流呈現一低電阻Ron 。在該第一模式下，雙閘半導體裝置300在N+源極130與N+汲極180之間傳導一電流。在該第二模式下，雙閘半導體裝置300不會傳導電流。
當施加一控制電壓Vg2 至P+閘極170，使得|V g 2 -V p 1 |0(對應於該第一模式)時，該通道係開啟且一多數載子電流可在N+區域360與N+汲極180之間流動。因此，P+閘極170(接 面閘極)可相當於一可變電阻器運作，該可變電阻器具有一較高有效電阻Roff 與一較低有效電阻Ron ，該較高有效電阻在|V g 2 -V p 1 |>V off 時允許在N+源極130與N+汲極180之間很少或無任何電流流動，而該較低有效電阻在|V g 2 -V p 1 |0時允許最大電流流動。
如參考圖1至2所述，雙閘半導體裝置300可包括一具有一雙閘之裝置，其中在P+閘極170(接面閘極)處的控制電壓Vg2 可能係在閘極140處電壓Vg1 的一函數。該MOS閘極與該接面閘極可使用參考圖5所述之一控制電路在"接通"狀態或"截止"狀態下同時動態偏壓。該控制電路可能包括一電容器(未顯示)，其係經組態用以從閘極140耦合一RF信號至P+閘極170，如參考圖1所述。
在該第二操作模式下，較高有效電阻Roff 允許P+閘極170維持一較高電壓並限制閘極140與N+區域360之間的電壓電位小於該MOS閘極崩潰電壓。因為雙閘半導體裝置300之崩潰電壓係該MOS閘極與P+閘極170之崩潰電壓之和，故P+閘極170之本質高崩潰電壓提供雙閘半導體裝置300之高崩潰電壓。
圖4說明在一第二操作模式下，圖3雙閘半導體裝置300之一範例性斷面。本文關於在一第二操作模式下雙閘半導體裝置300之說明分別類似適用於參考圖1至2所述之雙閘半導體裝置100及200之第二操作模式。
在該第二操作模式下，施加至閘極140之電壓Vg1 係低於臨界電壓Vth ，使得該MOS閘極係"截止"。一控制電壓Vg2 係施加至P+閘極170，使得該接面閘極藉由在控制電壓Vg2 與N+區域360之一電壓Vp1 之間的一高電位差下在夾止電壓Voff 附近偏壓。P+閘極170因而向在一漂移區域(例如圖4所示之漂移區域420)內的電流流動呈現一較高有效電阻Roff 。較高有效電阻Roff 產生自在P+閘極170下面及其周圍所延伸的一空乏區域，例如圖4所示之空乏區域410。
在該第二操作模式下，較高有效電阻Roff 允許P+閘極170維持一較高電壓並限制在閘極140處的電壓擺動小於該MOS閘極崩潰電壓。該第二操作模式有效地保護閘極140不受大於崩潰電壓之電壓的影響。因為雙閘半導體裝置300之崩潰電壓係該MOS閘極與P+閘極170之崩潰電壓之和，故P+閘極170之本質高崩潰電壓提供雙閘半導體裝置300之高崩潰電壓。
圖5說明圖1至2雙閘半導體裝置之一範例性電路圖。電路500包含N通道JFET 510、N通道MOSFET 520及控制電路530。控制電路530提供一控制電壓Vg2 至N通道JFET 510之閘極，該控制電壓可能係N通道MOSFET 520之電壓Vg1 之一函數。控制電路530用以在"接通"狀態或"截止"下同時動態偏壓N通道MOSFET 520與N通道JFET 510二者。控制電路530可能係一電容器，其可從該N通道MOSFET之閘極耦合一RF信號至該N通道JFET之閘極。
控制電路530提供控制電壓Vg2 以偏壓N通道JFET 510，使得在該N通道MOSFET係"截止"(即Vg1 <Vth )時，Roff 有效電阻係一最大值。一般而言，控制電壓Vg2 偏壓N通道JFET 510接近夾止電壓Voff 。當N通道MOSFET 520係"接通"(即Vg1 >Vth )時，則控制電路530提供控制電壓Vg2 以偏壓N通道JFET 510，使得該Ron 有效電阻最小而電流流動最大。Ron 至Roff 有效電阻的一較大變更允許在N通道JFET 510之汲極處的一較大電壓偏移與用於參考圖1至2所述之雙閘半導體裝置的一對應較高功率能力。參考圖1至2所述之雙閘半導體裝置還可由一類似於電路500之電路圖來加以表示，其中N通道JFET510可用一P通道接面閘極(未顯示)來替換，而N通道MOSFET520可用一P通道MOSFET(未顯示)來替換。
圖6說明依據本發明之一替代性具體實施例之一雙閘半導體裝置之一斷面圖。在此具體實施例中，雙閘半導體裝置600可在一比參考圖1至4所述之具體實施例更高的空間密度組態下製造。如圖6所示，雙閘半導體裝置600不包括一N+區域，例如參考圖1至4所述之N+區域160、N+區域162、N+區域260、N+區域262及N+區域360。因而，不必在該MOS閘極與該接面閘極之間共用植入一N+區域來製造雙閘半導體裝置600。雙閘半導體裝置600之操作原理類似於參考圖1至3所述之雙閘半導體裝置100、200及300之操作原理，包括參考圖4所述之第二操作模式說明。
雙閘半導體裝置600可使用此項技術中所熟知的半導體製造技術，由摻雜矽、多晶矽、金屬之區域及/或層以及絕緣層所形成。雙閘半導體裝置600包含P-基板110、形成於P-基板110內的一N-井120、N+源極130、閘極140、氧化 物層150、P+閘極170及N+汲極180。
電氣信號(例如Vg1 與控制電壓Vg2 )可分別耦合至閘極140與P+閘極170。電氣信號還可使用額外多晶矽層(未顯示)或金屬層(未顯示)而耦合至N+源極130與N+汲極180，該等額外多晶矽層或金屬層係使用此項技術中所熟知的半導體製造技術來佈置於N+源極130與N+汲極180之每一者之一表面上。
雙閘半導體裝置600可視為類似於本文關於圖1至4所述之該兩種模式而操作。在該第一模式下，一電流在N+源極130與N+汲極180之間傳導。在一第二模式下，該電流不會傳導。在該第一模式下，一電壓Vg1 係施加至閘極140，其大於一臨界電壓Vth (未顯示)。一控制電壓Vg2 係施加至P+閘極170，從而向該電流呈現一較低有效電阻Ron 。
在該第二操作模式下，施加至閘極140之電壓Vg1 係低於一臨界電壓Vth 且一控制電壓Vg2 係施加至P+閘極170，從而向該電流呈現一較高有效電阻Roff 。該較高有效電阻Roff 產生自在P+閘極170下面及其周圍延伸的一空乏區域，其類似於參考圖4所述之空乏區域410。
本文所述具體實施例例示本發明。由於該些具體實施例係參考圖例說明的，故習知此項技術者可明白所述方法或特定元件之各種修改或改造。所有此類修改、改造或變更均依賴於本發明之教導內容，且該些教導內容透過其推動了此項技術進步，應視為不脫離本發明之精神及範疇。因此，該些說明及圖式不應視為限制性，正如應明白本發明 決不僅局限於所示具體實施例。
100‧‧‧雙閘半導體裝置
110‧‧‧P-基板
120‧‧‧N-井
130‧‧‧N+源極
140‧‧‧閘極
150‧‧‧氧化物層
160‧‧‧N+區域
162‧‧‧N+區域
170‧‧‧P+閘極
180‧‧‧N+汲極
200‧‧‧雙閘半導體裝置
260‧‧‧N+區域
262‧‧‧N+區域
265‧‧‧傳導層
300‧‧‧雙閘半導體裝置
360‧‧‧N+區域
410‧‧‧空乏區域
420‧‧‧漂移區域
500‧‧‧電路
510‧‧‧N通道JFET
520‧‧‧N通道MOSFET
530‧‧‧控制電路
600‧‧‧雙閘半導體裝置
圖中的元件係出於簡化及清除起見而說明且不按比例繪製。該等元件之一些元件之尺寸可相對於其他元件放大以幫助改良本發明之各種具體實施例之理解。
圖1說明一雙閘半導體裝置之一範例性斷面，其包含一MOS閘極、一接面閘極與兩個相鄰N+區域。
圖2說明一雙閘半導體裝置之一範例性斷面，其包含一MOS閘極、一接面閘極與使用一傳導層耦合的兩個相鄰N+區域。
圖3說明一雙閘半導體裝置之一範例性斷面，其包含一MOS閘極與一接面閘極及一佈置於該MOS閘極與該接面閘極之間的單一N+區域。
圖4說明在一第二操作模式下圖3雙閘半導體裝置之一範例性斷面。
圖5說明圖1至2雙閘半導體裝置之一範例性電路圖。
圖6說明一雙閘半導體裝置之一範例性斷面，其包含一MOS閘極與一接面閘極。
100‧‧‧雙閘半導體裝置
110‧‧‧P-基板
120‧‧‧N-井
130‧‧‧N+源極
140‧‧‧閘極
150‧‧‧氧化物層
160‧‧‧N+區域
162‧‧‧N+區域
170‧‧‧P+閘極
180‧‧‧N+汲極

Claims (20)

  1. 一種用於製造一半導體裝置之方法，該方法包含：利用一第一摻雜物在一基板內定義一井區；利用一第二摻雜物在該基板內之該井區外定義一源極區，並在該基板內之該井區內定義一汲極區；利用一第三摻雜物在該基板內該井區內定義一第一閘極區；在該基板之該源極區及該井區之間形成一介電層；利用該第二摻雜物在該基板內及該介電層及該第一閘極區之間定義一第一摻雜區，該第一摻雜區亦位於該井區之內；利用該第二摻雜物在該基板內之該井區外之該介電層及該第一摻雜區之間定義一第二摻雜區；在該介電層上形成一第一電傳導層；及在該基板上形成一第二電傳導層，並連接該第一摻雜區及該第二摻雜區。
  2. 如請求項1之方法，其中該第一及第二摻雜物係相同的。
  3. 如請求項1之方法，其進一步包含形成控制電路，其耦合於該第一電傳導層及該第一閘極區之間，該控制電路經配置以利用提供至該第一電傳導層之一偏壓之功能來對該第一閘極區進行偏壓。
  4. 如請求項3之方法，其中形成該控制電路包含形成一電容。
  5. 如請求項4之方法，其中形成該電容包含形成多個堆疊金屬層。
  6. 一種用於操作一半導體裝置之方法，其包含：提供一雙閘極半導體裝置，其包含一基板；一井區，其定義於該基板內；一源極區，其定義於該基板內及該井區外；一汲極區，其定義於該基板內及該井區內；一金氧半導體閘極，其置於該基板內之該源極區及該汲極區之間，並在該井區之外；一接面閘極，其定義於該基板內之該井區內及該汲極區及該金氧半導體閘極之間；及控制電路，其耦合於該金氧半導體閘極及該接面閘極之間；及在下列兩者之間切換當提供一第二電壓至該接面閘極時，提供大於一閘極臨限電壓之一第一電壓至該金氧半導體閘極，其中該第二電壓與該第一電壓無關；及當提供一第四電壓至該接面閘極時，提供小於該閘極臨限電壓之一第三電壓至該金氧半導體閘極，其中該第四電壓與該第三電壓無關。
  7. 如請求項6之方法，其中提供該第一電壓至該金氧半導體閘極及提供該第三電壓至該金氧半導體閘極之間的該切換包含提供一射頻信號。
  8. 一種用於操作一半導體裝置之方法，其包含：提供一雙閘極半導體裝置，其包含一基板；一井區，其定義於該基板內；一源極區，其定義於該基板內及該井區外；一汲極區，其定義於該基板內及該井區內；一金氧半導體閘極，其置於該基板內之該源極區及該汲極區之間，並在該井區之外；一接面閘極，其電容性地耦合至該金氧半導體閘極，並定義於該基板內之該井區內及該汲極區及該金氧半導體閘極之間；及提供一射頻信號至該金氧半導體閘極及該接面閘極。
  9. 一種半導體裝置，其包含：一基板；一源極，其定義於該基板內；一第一閘極，其包含一介電層，其置於該基板上並越過一通道區，該通道區係定義於該基板內並鄰近於該源極區，及一電傳導閘極層，其置於該介電層上；一井區，其定義於該基板內，並包含一汲極區，其定義於該井區內，及一第二閘極區，其定義於該井區內之該汲極區及該第一閘極區之間；及在該通道區及該井區之間的一電傳導路徑，該電傳導 路徑包含位於該井區內之一第一摻雜區，位於該井區外且鄰近該通道之一第二摻雜區，及置於該基板上且與該第一摻雜區及第二摻雜區連接之一電傳導層。
  10. 如請求項9之裝置，其進一步包含控制電路，其耦合於該第一閘極及該第二閘極之間，並經配置以利用提供至該第一閘極之一偏壓之功能來對該第二閘極進行偏壓。
  11. 如請求項9之裝置，其中該基板包含P型摻雜，該源極區及該汲極區包含N型摻雜，該井包含N型摻雜，及該第二閘極包含P型摻雜。
  12. 如請求項10之裝置，其中該控制電路包含一電容。
  13. 如請求項9之裝置，其中該電傳導層包含多晶矽。
  14. 如請求項9之裝置，其中該電傳導層包含一金屬。
  15. 一種半導體裝置，其包含：一基板；一源極，其定義於該基板內；一第一閘極，其包含一介電層，其置於該基板上並越過一通道區，該通道區係定義於該基板內並鄰近於該源極區，及一電傳導閘極層，其置於該介電層上；一井區，其定義於該基板內，並包含一汲極區，其定義於該井區內，及一第二閘極區，其定義於該井區內之該汲極區及該第一閘極區之間；及在該通道區及該井區之間的一電傳導路徑；及 控制電路，其操作地連接至該第一閘極及該第二閘極之間，並經配置以自該第一閘極耦合一射頻信號至該第二閘極。
  16. 如請求項15之裝置，其中該控制電路包含一電容。
  17. 如請求項15之裝置，其中該電傳導路徑包含一第一摻雜區，其位於該井內並鄰近一第二摻雜區，該第二摻雜區位於該井外並鄰近該通道。
  18. 如請求項15之裝置，其中該電傳導路徑包含位於該井內且鄰近該通道之一第一摻雜區。
  19. 如請求項15之裝置，其中該電傳導路徑包含鄰近該通道之該井。
  20. 如請求項15之裝置，其中該基板包含P型摻雜，該源極區及該汲極區包含N型摻雜，該井包含N型摻雜，及該第二閘極包含P型摻雜。
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