JP2004228465A - 半導体集積回路および電子機器 - Google Patents
半導体集積回路および電子機器 Download PDFInfo
- Publication number
- JP2004228465A JP2004228465A JP2003017106A JP2003017106A JP2004228465A JP 2004228465 A JP2004228465 A JP 2004228465A JP 2003017106 A JP2003017106 A JP 2003017106A JP 2003017106 A JP2003017106 A JP 2003017106A JP 2004228465 A JP2004228465 A JP 2004228465A
- Authority
- JP
- Japan
- Prior art keywords
- soi
- power supply
- power
- terminal
- load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】電源の正極が接続されるべき第1の端子と、前記電源の負極が接続されるべき第2の端子と、前記第1及び第2の端子の間に接続されており、前記電源の電力の供給を受けて駆動する負荷と、前記負荷に供給する電力を制御するNMOSトランジスタと、を有する。さらに、前記NMOSトランジスタは、前記第2の端子と前記負荷の間に接続されており、前記NMOSトランジスタのゲート電極及び基板電極には、前記第1の端子の電圧に基づいた電圧が印加されている。さらに、前記NMOSトランジスタは、SOI−MOSトランジスタである。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、電源入力端子に逆極性電力が入力される場合のある回路を有する電子機器に関するものであり、特に、前記逆極性電力が入力された場合、前記逆極性電力をほとんど消費しないことが求められる前記回路を有する電子機器に関する。
【0002】
【従来の技術】
従来の電子機器内にある逆極性電力入力時に低消費となる回路は、図9に示すような構成となっている(例えば、特許文献1参照。)。図9に示しように、負荷104のプラス端子106とプラス電極102の間に逆流防止トランジスタ905を設け、逆流防止トランジスタ905のベースは、抵抗108を介してマイナス電極103に接続され、負荷104のマイナス端子107は、マイナス電極103に接続され、プラス電極102とマイナス電極103の間に電源101を接続する構成となっている。
【0003】
上記構成とすることで、マイナス電極103よりプラス電極102が高い電圧となるように電源101が通常接続された際は、逆流防止トランジスタ905がオンするので、電源101の電圧に近い電圧が負荷に供給され、負荷104は動作するが、電源101が逆接続された際は、逆流防止トランジスタ905がオフするので、マイナス電極103から負荷を介してプラス電極102へと流れようとする電流が、逆流防止トランジスタ905により遮断される。
【0004】
従って、上記構成において、電源101が通常接続された際は、電源101の電力を少ないロスで負荷104の駆動に利用でき、電源101が逆接続された際は、電源101の電力ほとんど消費しないので、負荷104に過電流が流れることによる電源101の電力消費や、負荷104の熱破壊を防止することができる回路を有した電子機器が実現できる。
【0005】
【特許文献1】
特開平5−260652(第2貢、第1図)
【0006】
【発明が解決しようとする課題】
上記従来の電子機器内にある逆極性電力入力時に低消費となる回路で問題となるのは、前記電子機器を低消費化するために、負荷104を低消費なCMOS構造のICとし、さらに、前記電子機器を小型化、低コスト化するために、逆流防止トランジスタ905を前記IC内に取り込む場合である。
【0007】
この場合、逆流防止トランジスタ905がバイポーラトランジスタの場合、前記ICの作成には非常に複雑な構造と製造プロセスが要求されるのはもちろんであるが、バイポーラトランジスタは、ベース電流が流れるので、低消費化できない問題がある。
【0008】
一方、逆流防止トランジスタ905がFETの場合は、ゲートに電流が流れない分低消費化でき、前記ICの作成も容易である。しかし、Nチャネル型MOSFET(以降NMOSと略称)の性能の良いP型基板−N型ウェル構造においては、前記ICの面積を縮小するために、PMOSに比べ4倍程度の駆動能力を持ち、オフリークの少ないNMOSを、逆流防止トランジスタ905に用いると、電源101が逆接続された際に、マイナス電極103からプラス電極102への電流を前記NMOSにて遮断できない。従って、逆流防止トランジスタ905にNウェルをオープンとしたPチャネル型MOSFET(以降PMOSと略称)を用いる必要があるが、前記PMOSは、前記NMOSに比べ駆動能力が小さく、しかも、Nウェル内に作成されるため、駆動能力がさらに低下し、オフリークも多くなる。従って、W長の大きくする必要があり、前記ICのチップ面積の増大を招くだけでなく、電源101を逆接続した際の消費電流も増大する。
【0009】
また、PMOSの性能の良いN型基板−P型ウェル構造においては、NMOSがP型ウェル内に形成されるので、前記P型ウェルをオープンとすれば、前記ICの面積を縮小に有利なNMOSを、逆流防止トランジスタ905に用いた方が良いが、前記NMOSは、P型ウェル内に作成されるため、性能がP型基板−N型ウェル構造の場合よりも劣っている。従って、前記NMOSのオフリークが増大し、その結果、電源101を逆接続した際の消費電流が増大してしまう。なお、逆流防止トランジスタ905にPMOSを使用した場合は、電源101が逆接続された際に、マイナス電極103からプラス電極102への電流を前記PMO Sにて遮断できない。
【0010】
つまり、上記従来の回路では、逆流防止トランジスタ905をバイポーラにした場合は、低消費化できないし、逆流防止トランジスタ905をFETにした場合は、逆流防止トランジスタ905に、Nウェル内に作成したPMOSないし、Pウェル内に作成したNMOSを用いる必要がある。従って、前記PMOSないしNMOSは、基板に直接作成したそれらより、駆動能力が低下すると共に、オフリークも増大してしまうので、前記ICの面積増大を招くだけでなく、電源101の逆接続時の消費電流が増大してしまう課題があった。
【0011】
【課題を解決するための手段】
そこで、本発明の第1の手段では、電源と、前記電源の電力で駆動すると共に所望の機能を有するSOI−CMOSで構成される負荷と、前記負荷と同一基板上に形成されるSOI−MOSとで構成される回路を有し、前記回路は、前記SOI−MOSが前記負荷の電流経路に直列に接続され、前記SOI−MOSは、ボディーはオープンであり、ゲートは、前記電源が、正常接続された場合、前記SOI−MOSがオンし、前記電源が逆接続され、逆極性の電力を供給した場合は、前記SOI−MOSがオフするような電圧が与えられていることを特徴とする電子機器とした。
【0012】
上記構成することで、前記逆流防止トランジスタと前記負荷を同一基板上に作成し、前記逆流防止トランジスタにFETを使用する場合の課題であった前記ICの面積増大と、前記電源の逆接続時の消費電流の増大を解決することができる。
【0013】
さらに、本発明の第2の手段では、前記本発明の第1に手段に加え、前記回路は、前記SOI−MOSの基板に、前記電源が、正常接続された場合より、逆接続され、逆極性の電力を供給した場合のほうが、前記SOI−MOSのしきい値電圧の絶対値が高くなるような電圧が与えられていることを特徴とする電子機器とした。
上記構成することで、前記第1の手段よりも、前記ICの面積がさらに縮小でき、前記電源の逆接続時の消費電流を低下することができる。
【0014】
そしてさらに、本発明の第3の手段では、前記本発明の第1ないし第2の手段に加え、前記回路は、前記SOI−MOSに完全空乏タイプSOI−MOSを用いることを特徴とする電子機器とした。
【0015】
上記構成することで、前記第1ないし第2の手段よりも、前記ICの面積がさらに縮小でき、電源101の逆接続時の消費電流を低下することができる。
【0016】
また、本発明の第4の手段では、電源と、前記電源の電力で駆動すると共に所望の機能を有するSOI−CMOSで構成されるデジタル回路を有し、前記デジタル回路は、前記デジタル回路の電流経路にSOI−PMOSとSOI−NMOSが直列に接続される構成であり、前記電源が正常接続された場合、前記電源からの電流が、前記SOI−PMOSのソースを介してドレインへ流れ、前記SOI−PMOSのドレインからの電流は、前記SOI−PMOSのドレインを介してソースへと流れる構成とし、前記SOI−PMOSのゲートと前記SOI−NMOSのゲートは、電気的に接続されていることを特徴とする電子機器とした。
【0017】
上記構成とすることで、上記デジタル回路には、前記逆流防止トランジスタが必要なくなるので、前記電源の電力を効率よく上記デジタル回路に利用できるだけでなく、低コスト、小型化が実現できる。
【0018】
さらに、本発明の第5の手段では、上記第4の手段の構成に加え、前記デジタル回路は、前記SOI−PMOSに完全空乏タイプSOI−PMOSを用い、前記SOI−NMOSに完全空乏タイプSOI−NMOSを用いることを特徴とする電子機器とした。
【0019】
上記構成とすることで、前記第4の手段によりも、前記電源の電力を効率よく上記デジタル回路に利用できるだけでなく、低コスト、小型化が実現できる。
【0020】
そしてさらに、本発明の第6の手段では、前記第4および第5の手段の構成に加え、前記電子機器は、さらに、前記電源の電力で駆動すると共に所望の機能を有するSOI−CMOSで構成されるアナログ回路と、前記アナログ回路と同一基板上に形成されたSOI−MOSを設け、前記SOI−MOSは、前記アナログ回路の電流経路に直列に接続され、前記SOI−MOSは、ボディーはオープンであり、ゲートは、前記電源が、正常接続された場合は、前記SOI−MOSがオンし、前記電源が逆接続され、逆極性の電力を供給した場合は、前記SOI−MOSがオフするような電圧が与えられていることを特徴とする電子機器とした。
【0021】
上記構成とすることで、前記デジタル回路に前記逆流防止トランジスタが必要なくなる分、前記SOI−MOSの駆動能力が少なくてすむので、アナログ回路と、同一基板上に形成されたSOI−MOSで形成されるICの面積を減少できるだけでなく、前記電源の逆接続時の消費電流を低下することができる。
【0022】
また、本発明の第7の手段では、前記第6の手段に加え、前記SOI−MOSは、前記SOI−MOSの基板に、前記電源が、正常接続された場合より、逆接続され、逆極性の電力を供給した場合のほうが、前記SOI−MOSのしきい値電圧の絶対値が高くなるような電圧が与えられていることを特徴とする電子機器とした。
【0023】
上記構成とすることで、前記第6の手段に比べ、前記ICの面積をさらに減少できるだけでなく、前記電源の逆接続時の消費電流をさらに低下することができる。
【0024】
そして、本発明の第8の手段では、前記第6および第7の手段の構成に加え、前記SOI−MOSは、完全空乏タイプSOI−MOSを用いることを特徴とする電子機器とした。
【0025】
上記構成とすることで、前記第6および7の手段に比べ、前記ICの面積をさらに減少できるだけでなく、前記電源の逆接続時の消費電流をさらに低下することができる。
【0026】
さらに、本発明の第9の手段では、前記第1から第3いずれかの手段の構成に加え、前記電子機器は、さらに、前記回路と同じ構成であり、前記電源が逆接続された際の電力、ないし、逆極性の電力で駆動する第2の回路有することを特徴とする電子機器とした。
【0027】
上記構成とすることで、前記第1から3の手段の効果に加え、前記電源が逆接続し、逆極性の電力を供給した場合でも、前記電源の電力を効率良く駆動し、所望の機能を果たす回路が実現できる。
【0028】
そしてさらに、本発明の第10の手段では、前記第4および5の手段の構成に加え、前記電子機器は、さらに、前記デジタル回路と同じ構成であり、前記電源が逆接続された際の電力、ないし、逆極性の電力で駆動する第2のデジタル回路を有することを特徴とする電子機器とした。
【0029】
上記構成とすることで、前記第4および5の手段の効果に加え、前記電源が逆接続し、逆極性の電力を供給した場合でも、前記電源の電力を効率良く駆動し、所望の機能を果たす回路が実現できる。
【0030】
また、本発明の第11の手段では、前記第6から8いずれかの手段の構成に加え、前記デジタル回路に前記電源が正常接続されたり、正極性の電力を供給した場合、前記アナルグ回路と前記SOI−MOSに前記電源が逆接続されたり、逆極性の電力を供給することを特徴する電子機器とした。
【0031】
上記構成とすることで、前記第6から8いずれかの手段の効果に加え、前記電源が逆接続し、逆極性の電力を供給した場合でも、前記電源の電力を効率良く駆動し、所望の機能を果たす回路が実現できる。
【0032】
【発明の実施の形態】
本願発明にかかる半導体集積回路は、電源の正極が接続されるべき第1の端子と、前記電源の負極が接続されるべき第2の端子と、前記第1及び第2の端子の間に接続されており、前記電源の電力の供給を受けて駆動する負荷と、前記負荷に供給する電力を制御するNMOSトランジスタと、を有しする。そして、前記NMOSトランジスタは、前記第2の端子と前記負荷の間に接続されており、前記NMOSトランジスタのゲート電極及び基板電極には、前記第1の端子の電圧に基づいた電圧が印加されており、前記NMOSトランジスタは、SOI−MOSトランジスタであることを特徴とする。
【0033】
本願発明にかかる半導体集積回路は、電源の正極が接続されるべき第1の端子と、前記電源の負極が接続されるべき第2の端子と、前記第1及び第2の端子の間に接続されており、前記電源の電力の供給を受けて駆動する負荷と、前記負荷に供給する電力を制御するPMOSトランジスタと、を有する。そして、前記PMOSトランジスタは、前記第1の端子と前記負荷の間に接続されており、前記PMOSトランジスタのゲート電極及び基板電極には、前記第2の端子の電圧に基づいた電圧が印加されており、前記PMOSトランジスタは、SOI−MOSトランジスタであることを特徴とする。
【0034】
本願発明にかかる半導体集積回路は、電源の正極が接続されるべき第1の端子と、前記電源の負極が接続されるべき第2の端子と、前記第1及び第2の端子の間に接続されており、前記電源の電力の供給を受けて駆動する負荷と、前記負荷に供給する電力を制御するMOSトランジスタと、を有している。そして、前記MOSトランジスタは、前記負荷と直列に前記第1の端子と前記第2の端子の間に接続されており、前記電源が逆接続された場合に、前記MOSトランジスタのゲート電極には、前記MOSトランジスタをOFFする電圧が印加されており、前記MOSトランジスタは、SOI−MOSトランジスタであることを特徴とする。
【0035】
さらに、前記MOSトランジスタは、完全空乏タイプSOI−MOSトランジスタであることを特徴とする。
【0036】
さらに、前記負荷は、前記MOSトランジスタと同一基板上に形成されていることを特徴とする。
【0037】
さらに、前記負荷を構成するMOSトランジスタは、完全空乏タイプSOI−MOSトランジスタであることを特徴とする。
【0038】
また、本願発明の電子機器は、前記半導体集積回路を有することを特徴とする。
【0039】
以下、本発明の実施の形態を図面に基づいて説明する。
【0040】
図1〜4に、本発明の第1〜4の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す。
【0041】
また、図5に本発明で用いるSOI(Silicon on Insulator)構造を用いたMOSの構造を説明するための断面図を示す。
先ず、本発明で用いるSOI−MOSの構造から説明する。本発明で用いるSOI−MOSの構造は、図5に示すように、P型導電型あるいはN型導電型の支持基盤308の上に埋め込み酸化膜505を設け、埋め込み酸化膜505の上のシリコン層を部分的に酸化することでLOCOS307を形成する。また、LOCOS307は、埋め込み酸化膜505と完全に接触しており、これにより、LOCOS307に囲まれた前記シリコン層は、他の前記シリコン層と電気的に分離することができる。そして、おのおのが電気的に分離された各シリコン層に、SOI−PMOS105ないし、SOI−NMOS205を形成する構成である。つまり、SOI構造を用いることにより、従来のMOSのようにウェルを形成しなくとも、容易に素子間分離ができる。
【0042】
また、SOI−PMOS105は、前記シリコン層に、P型のソース301とP型のドレイン302を、ソース301とドレイン302間のN型のボディー304上にゲート酸化膜301を設け、さらに、ゲート酸化膜310上にゲート電極303を設けた構成であり、SOI−NMOSは、N型のソース311とN型のドレイン312を、ソース311とドレイン312間のP型のボディー314上にゲート酸化膜301を設け、さらに、ゲート酸化膜301上にゲート電極303を設けた構成である。
【0043】
またさらに、本発明では、支持基板308内に、埋め込み酸化膜505に接するように、支持基板308とは異なる導電型の第1基板領域306を設け、第1基板領域306内に、埋め込み酸化膜505に接するように、支持基板308と同じ導電型の第2基板領域316を設け、第1基板領域306ないし第2基板領域316は、SOI−PMOS105のボディー304ないし、SOI−NMOS205のボディー314の真下になるよう配置され、支持基板308と第1基板領域306と第2基板領域316は、各々が別の埋め込み酸化膜505のない領域を介して、各々が別のシリコン層領域と電気的に接続される構成である。
【0044】
上記構成とすることで、前記各SOI−MOSのソースないしドレインの底部が埋め込み酸化膜と接するので、ソースないしドレインに付随する寄生容量が減少できる。従って、この前記各SOI−MOSで構成した回路は高速動作化や低消費化が図れる。そしてさらに、支持基板や第1基板領域や第2基板領域の電圧を、各々の領域と電気的に接続されるシリコン層に別々の出電位を与えることで、別々に設定できる。従って、前記各領域の真上に位置する各SOI−MOSの特性を別々にコントロールできる。
【0045】
なお、前記各シリコン層をある程度厚くすることで、前記各SOI−MOSは、前記ボディーが部分的にしか空乏化しない部分空乏タイプとなり、前記各シリコン層をある程度薄くすることで、前記各SOI−MOSは、前記ボディーを完全に空乏化する完全空乏タイプとすることができることは言うまでもない。
【0046】
次に、本発明の説明で用いるSOI−MOSの記号を説明する。本発明の説明で用いるSOI−MOSの記号を、部分空乏タイプSOI−PMOSを例に図6に示す。図6に示すように、左右にソース401とドレイン402があり、ソース401とドレイン402の間にゲート403があり、ゲート403に下に、下方向を向いた矢印401があり、さらに、矢印401の下に、埋め込み酸化膜を絶縁膜とする容量405があり、容量405の下に、基板406がある構成となっており、基板406は、図5で示した支持基板308、第1基板領域306、ないし、第2基板領域316のいずれかに相当する構成となっている。また、図6の矢印404は、部分空乏タイプのSOI−NMOSの場合は逆に上方向を向き、完全空乏タイプSOI−PMOSの場合は、点線の矢印で下方向を向き、完全空乏タイプSOI−NMOSの場合は、点線の矢印で上方向を向く構成となる。
【0047】
そして、図1〜4が、上記してきたSOI−MOSの記号を用いて、第1〜4の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示した図であり、これについて説明する。
【0048】
図1は、本発明の第1の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。図1に示すように、前記逆流防止トランジスタに部分空乏タイプSOI−PMOS105を用いる構成であり、プラス電極102ないし負荷104のプラス端子106に、部分空乏タイプSOI−PMOS105のソースないしドレインを接続し、部分空乏タイプSOI−PMOS105のゲートは、マイナス電極103に接続し、基板は、ゲートに接続され、負荷104のマイナス端子107はマイナス電極103に接続され、プラス電極102とマイナス電極103の間に電源101を接続する構成である。
【0049】
上記構成とすることで、マイナス電極103よりプラス電極102が高い電圧となるように電源101が通常接続された際は、部分空乏タイプSOI−PMOS105がオンするので、電源101の電圧に近い電圧が負荷に供給され、負荷104は動作するが、電源101が逆接続された際は、部分空乏タイプSOI−PMOS105がオフするので、マイナス電極103から負荷を介してプラス電極102へと流れようとする電流が、部分空乏タイプSOI−PMOS105により遮断される。
【0050】
従って、上記構成において、電源101が通常接続された際は、電源101の電力を少ないロスで負荷104の駆動に利用でき、電源101が逆接続された際は、電源101の電力ほとんど消費しないので、負荷104に過電流が流れることによる電源101の電力消費や、負荷104の熱破壊を防止することができる回路を有した電子機器が実現できる。
【0051】
さらに、従来の前記回路のように、前記逆流防止トランジスタにバイポーラを使用するのに対して、本発明の上記回路では、前記逆流防止トランジスタに部分空乏タイプSOI−PMOSを使用する。従って、従来の前記回路に比べ、本発明の上記回路の方が、バイポーラのベースに流れる電流がなくなる分低消費化できる。
【0052】
つまり、本発明の上記回路の構成とすることで、従来の前記回路の構成のように、前記逆流防止トランジスタにバイポーラを使用する構成の場合での消費電流が増大する課題を解決することができる。
【0053】
また、従来の前記回路のように、前記逆流防止トランジスタと前記負荷を同一基板上に作成し、前記逆流防止トランジスタにFETを使用する場合に対しては、ウェル内に形成するため性能が劣化する前記FETに対して、本発明の上記回路で前記逆流防止トランジスタとして用いる前記部分空乏タイプSOI−PMOSは、ウェル内に作る必要がないので、駆動能力は低下しないし、オフリークも増大しない。
【0054】
従って、本発明の上記回路では、従来の前記回路に比べ、前記逆流防止トランジスタを少ない面積で構成できるので、前記逆流防止トランジスタと前記負荷を同一基板上に作成したICの面積を小さくできるし、前記逆流防止トランジスタのオフリークが少なくできるので、電源を逆接続した際の消費電流が低減できる。
【0055】
つまり、本発明の上記回路の構成とすることで、従来の前記回路の構成のように、前記逆流防止トランジスタと前記負荷を同一基板上に作成し、前記逆流防止トランジスタにFETを使用する場合の課題であった前記ICの面積増大と、電源101の逆接続時の消費電流の増大を解決することができる。
【0056】
またさらに、本発明の上記回路では、前記逆流防止トランジスタとして用いる前記部分空乏タイプSOI−PMOSの基板とゲートを接続する構成としている。これにより、前記SOI−PMOSは、前記電源が正常に接続された際は、基板に最も低い電圧が入力されるので、しきい値電圧の絶対値が最も低くなる。従って、前記SOI−PMOSの駆動能力が増大するので、前記電源の電力をさらにロスなく前記負荷に供給することが可能となるし、前記ロスが同じとなるようにとなるように前記SOI−PMOSのW長を設定した場合は、前記W長を小さくできる。さらに、前記SOI−PMOSは、前記電源が逆接続された際は、基板に最も高い電圧が入力されるので、しきい値電圧の絶対値が最も高くなる。従って、前記SOI−PMOSのオフリークが低減できるので、前記電源の逆接続時の消費電流をさらに減少させることができる。
【0057】
なお、本発明の上記回路では、前記SOI−PMOSのゲートは、前記マイナス電極に接続したが、前記電源が正常に接続された場合に、前記SOI−PMOSがオンするような電圧が与えられ、かつ、前記電源が逆接続された場合に、前記SOI−PMOSがオフするような電圧が与えられる構成としても同じような機能が実現できることは言うまでもなく。また、本発明の上記回路では、前記SOI−PMOSの基板は、ゲートに接続したが、前記電源が正常に接続された場合に、前記SOI−PMOSのしきい値の絶対値が低下し、かつ、前記電源が逆接続された場合に、前記SOI−PMOSのしきい値の絶対値が高くなるような電圧が与えられる構成とすれば同じ効果が期待できることは言うまでもない。
【0058】
図2は、本発明の第2の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。図2に示すように、前記逆流防止トランジスタに部分空乏タイプSOI−PMOS205を用いる構成であり、マイナス電極103ないし負荷104のマイナス端子107に、部分空乏タイプSOI−NMOS205のソースないしドレインを接続し、部分空乏タイプSOI−NMOS205のゲートは、プラス電極102に接続し、基板は、ゲートに接続され、負荷104のプラス端子106はプラス電極102に接続され、プラス電極102とマイナス電極103の間に電源101を接続する構成である。
【0059】
上記構成とすることで、前記本発明の第1の実施の形態と同じ機能が得られるだけでなく、前記本発明の第1の実施の形態で逆流防止トランジスタとして使用した部分空乏タイプSOI−PMOSに比べ、上記本発明の第2に実施の形態で逆流防止トランジスタとして使用した部分空乏タイプSOI−NMOS方が、駆動能力が4倍程度大きく、しかも、同じ駆動能力に対するオフリークが減少する。従って、上記本発明の第2の実施の形態では、前記した本発明の第1の実施の形態の効果に加え、前記逆流防止トランジスタを少ない面積で構成できるので、前記逆流防止トランジスタと前記負荷を同一基板上に作成したICの面積を小さくできるし、前記逆流防止トランジスタのオフリークが少なくできるので、電源を逆接続した際の消費電流が低減できる効果がある。
【0060】
図3は、本発明の第3の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。図3に示すように、前記逆流防止トランジスタに完全空乏タイプSOI−PMOS305を用いる構成であり、プラス電極102ないし負荷104のプラス端子106に、完全空乏タイプSOI−PMOS305のソースないしドレインを接続し、完全空乏タイプSOI−PMOS305のゲートは、マイナス電極103に接続し、基板は、ゲートに接続され、負荷104のマイナス端子107はマイナス電極103に接続され、プラス電極102とマイナス電極103の間に電源101を接続する構成である。
【0061】
上記構成とすることで、前記本発明の第1の実施の形態と同じ機能が得られるだけでなく、前記本発明の第1の実施の形態で逆流防止トランジスタとして使用した部分空乏タイプSOI−PMOSに比べ、上記本発明の第3に実施の形態で逆流防止トランジスタとして使用した完全空乏タイプSOI−PMOS方が、しきい値の絶対値が同じ場合は、オフリークが減少し、オフリークが同じ場合は、しきい値の絶対値を下げることができる。従って、上記のようなMOSにとって、しきい値の絶対値の低下は駆動能力の向上に等しいので、上記本発明の第3の実施の形態では、前記した本発明の第1の実施の形態の効果に加え、前記逆流防止トランジスタを少ない面積で構成できるので、前記逆流防止トランジスタと前記負荷を同一基板上に作成したICの面積を小さくできる効果、ないし、前記逆流防止トランジスタのオフリークが少なくできるので、電源を逆接続した際の消費電流が低減できる効果がある。
【0062】
図4は、本発明の第4の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。図4に示すように、前記逆流防止トランジスタに完全空乏タイプSOI−PMOS405を用いる構成であり、マイナス電極103ないし負荷104のマイナス端子107に、完全空乏タイプSOI−NMOS405のソースないしドレインを接続し、完全空乏タイプSOI−NMOS405のゲートは、プラス電極102に接続し、基板は、ゲートに接続され、負荷104のプラス端子106はプラス電極102に接続され、プラス電極102とマイナス電極103の間に電源101を接続する構成である。
【0063】
上記構成とすることで、前記本発明の第1の実施の形態と同じ機能が得られるだけでなく、前記本発明の第2の実施の形態で逆流防止トランジスタとして使用した部分空乏タイプSOI−NMOSに比べ、上記本発明の第4に実施の形態で逆流防止トランジスタとして使用した完全空乏タイプSOI−NMOS方が、しきい値の絶対値が同じ場合は、オフリークが減少し、オフリークが同じ場合は、しきい値の絶対値を下げることができる。従って、上記のようなMOSにとって、しきい値の絶対値の低下は駆動能力の向上に等しいので、上記本発明の第4の実施の形態では、前記した本発明の第2の実施の形態の効果に加え、前記逆流防止トランジスタを少ない面積で構成できるので、前記逆流防止トランジスタと前記負荷を同一基板上に作成したICの面積を小さくできる効果、ないし、前記逆流防止トランジスタのオフリークが少なくできるので、電源を逆接続した際の消費電流が低減できる効果がある。
【0064】
図7は、本発明の第5の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。
【0065】
図7に示すように、アナログ回路701は、プラス端子710がプラス電極102に接続され、マイナス端子711が完全空乏タイプSOI−NMOS406のソースないしドレインが接続され、完全空乏タイプSOI−NMOS406は、ドレインないしソースがマイナス電極103に接続され、ゲートがプラス電極102に接続され、基板がゲートに接続され、デジタル回路702は、プラス端子714がプラス電極102に接続され、マイナス端子715がマイナス電極103に接続され、プラス電極102とマイナス電極103の間に電源101を接続する構成である。
【0066】
また、アナログ回路701は、完全空乏タイプSOI−PMOS703、705と、完全空乏タイプSOI−NMOS704と716とで構成され、完全空乏タイプSOI−PMOS703は、ソースがプラス端子710に、ゲートがソースと完全空乏タイプSOI−PMOS705のゲートに、ドレインが完全空乏タイプSOI−NMOS704のドレインにそれぞれ接続され、完全空乏タイプSOI−PMOS705は、ソースがプラス端子710に、ドレインが完全空乏タイプSOI−NMOS706のドレインにそれぞれ接続され、完全空乏タイプSOI−NMOS704は、ゲートが第一入力端子712に、ソースがマイナス端子711にそれぞれ接続され、SOI−NMOS706は、ゲートが第二入力端子713に、ソースがマイナス端子711にそれぞれ接続された構成である。
【0067】
一方、デジタル回路702は、完全空乏タイプSOI−CMOSで構成され、デジタル回路702のマイナス端子715からプラス端子714への電流経路に、完全空乏タイプSOI−PMOS707、完全空乏タイプSOI−NMOS708が直列に接続され、完全空乏タイプSOI−PMOS707、完全空乏タイプSOI−NMOS708は、プラス端子714からの電流が、完全空乏タイプSOI−PMOS707のソースを介してドレインへ流れ、前記ドレインからの電流が、完全空乏タイプSOI−NMOS708のドレインを介してソースへ流れ、前記ソースからの電流がマイナス端子715に流れるように接続され、完全空乏タイプSOI−PMOS707のゲートと完全空乏タイプSOI−NMOS708のゲートが接続された構成である。尚、図中、端子714と715との間の点線部分は、他の回路等が挿入され得ることを意味するものである。
【0068】
つまり、本発明の第5の実施の形態では、上記構成のデジタル回路をSOI−CMOSで構成することで、上記デジタル回路と前記プラス電極ないしマイナス電極の間に前記逆流防止トランジスタを設けなくても、前記電源が逆接続されても、上記デジタル回路のいずれかのSOI−MOSがオフするので、電力をほとんど消費しない。さらに、上記構成のデジタル回路をさらに、SOI−CMOSよりも駆動能力が高く、オフリークが少ない完全空乏型SOI−CMOSで構成することで、上記構成のデジタル回路面積縮小と、前記電源の逆接続時の消費電流をさらに低下させることができる。
【0069】
また、上記デジタルと上記アナログ回路が混在する回路の場合、常時電流が流れるアナログ回路の電流経路にのみ、前記逆流防止トランジスタを設ければよいので、前記デジタル回路部分に供給される電流分、前記逆流防止トランジスタの駆動能力を落とす事ができる。つまり、前記本発明の第1〜第4の実施の形態よりも、前記逆流防止トランジスタの面積が縮小できる。
【0070】
なお、上記アナログ回路、デジタル回路、逆流防止トランジスタを、部分空乏タイプSOI−MOSで構成しても、同じような効果が得られることは言うまでもないが、完全空乏タイプSOI−MOSで構成したほうが、キンク効果が無いので、より効果がえられる。
【0071】
図8は、本発明の第6の実施の形態の係わる電子機器内の逆極性電力入力時に低消費となる回路を利用した、電源の極性がどちらの極性でも、効率良く動作できる回路である。
【0072】
図8に示すように、本発明の第1〜第5の実施の形態で示した回路を利用した第1の回路801と第2に回路802を設け、第1の回路801は、プラス端子712がプラス電極、マイナス端子713がマイナス電極103にそれぞれ接続され、第2の回路802は、プラス端子812がマイナス電極103、マイナス端子813がプラス電極102にそれぞれ接続され、プラス電極102とマイナス電極103に電源101が接続される構成である。
【0073】
上記構成とすることで、電源101が、プラス電極102の電圧がマイナス電極103の電圧よりも高くなるように正常接続された場合は、第1の回路801が動作し、第2の回路802は、動作を停止するだけでなく、電源101の電力をほとんど消費しない。一方電源101がマイナス電極103の電圧がプラス電極102の電圧よりも高くなるように逆接続された場合は、第2の回路802が動作し、第1の回路801は、動作を停止するだけでなく、電源101の電力をほとんど消費しない。従って、電源101の接続が、上記正常接続されても、上記逆接続されても、電源101の電力で効率良く動作できる回路が実現できる。なお、電源101は、電池等の逆接続の可能性がある電源でも良いし、熱発電素子の様に、温度差等の自然エネルギーの与えられ方によって、発電電力の極性が変化するような自然エネルギー発電素子の場合、前記自然エネルギー発電素子が発電する電力の内従来利用できなかった逆極性の電力も利用可能となるので、前記自然エネルギー発電素子の発電電力で効率良駆動する回路が実現できる。
【0074】
【発明の効果】
本発明によれば、電子機器内にある逆流防止トランジスタを設けることで、逆極性電力入力時に低消費となる回路において、前記電子機器を低消費化するために、負荷104を低消費なCMOS構造のICとし、さらに、前記電子機器を小型化、低コスト化するために、逆流防止トランジスタ105を前記IC内に取り込む場合、前記ICを低消費化できるのはもちろんのこと、前記ICの面積縮小と、電源101の逆接続時の消費電流低減がはかれる。
【0075】
また、電源が正常に接続されても、逆に接続されても、前記電源の電力で効率良く駆動できる回路を有した電子機器が実現できる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。
【図2】本発明の第2の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。
【図3】本発明の第3の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。
【図4】本発明の第4の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。
【図5】本発明で用いるSOI(Silicon on Insulator)構造を用いたMOSの構造を説明するための断面図である。
【図6】本発明の説明で用いるSOI−MOSの記号を、部分空乏タイプSOI−PMOSを例に説明するための図である。
【図7】本発明の第5の実施の形態に係わる電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。
【図8】本発明の第6の実施の形態の係わる電子機器内の逆極性電力入力時に低消費となる回路を利用した電源の極性がどちらの極性でも、効率良く動作できる概略回路図である。
【図9】従来技術に係る電子機器内の逆極性電力入力時に低消費となる回路を示す概略回路図である。
【符号の説明】
101 電源
102 プラス電極
103 マイナス電極
104 負荷
105 部分空乏タイプSOI−PMOS
106 負荷のプラス端子
205 部分空乏タイプSOI−NMOS
305 完全空乏タイプSOI−PMOS
405 完全空乏タイプSOI−NMOS
701 アナログ回路
702 デジタル回路
801 第1の回路
802 第2の回路
Claims (7)
- 電源の正極が接続されるべき第1の端子と、
前記電源の負極が接続されるべき第2の端子と、
前記第1及び第2の端子の間に接続されており、前記電源の電力の供給を受けて駆動する負荷と、
前記負荷に供給する電力を制御するNMOSトランジスタと、を有し、
前記NMOSトランジスタは、前記第2の端子と前記負荷の間に接続されており、
前記NMOSトランジスタのゲート電極及び基板電極には、前記第1の端子の電圧に基づいた電圧が印加されており、
前記NMOSトランジスタは、SOI−MOSトランジスタであることを特徴とする半導体集積回路。 - 電源の正極が接続されるべき第1の端子と、
前記電源の負極が接続されるべき第2の端子と、
前記第1及び第2の端子の間に接続されており、前記電源の電力の供給を受けて駆動する負荷と、
前記負荷に供給する電力を制御するPMOSトランジスタと、を有し、
前記PMOSトランジスタは、前記第1の端子と前記負荷の間に接続されており、
前記PMOSトランジスタのゲート電極及び基板電極には、前記第2の端子の電圧に基づいた電圧が印加されており、
前記PMOSトランジスタは、SOI−MOSトランジスタであることを特徴とする半導体集積回路。 - 電源の正極が接続されるべき第1の端子と、
前記電源の負極が接続されるべき第2の端子と、
前記第1及び第2の端子の間に接続されており、前記電源に基づいた電力の供給を受けて駆動する負荷と、
前記負荷に供給する電力を制御するMOSトランジスタと、を有し、
前記MOSトランジスタは、前記負荷と直列に前記第1の端子と前記第2の端子の間に接続されており、
前記電源が逆接続された場合に、前記MOSトランジスタのゲート電極には、前記MOSトランジスタをOFFする電圧が印加されており、
前記MOSトランジスタは、SOI−MOSトランジスタであることを特徴とする半導体集積回路。 - 請求項1ないし3に記載の前記SOI−MOSトランジスタは、完全空乏タイプSOI−MOSトランジスタであることを特徴とする請求項1ないし3に記載の半導体集積回路。
- 前記負荷は、前記MOSトランジスタと同一基板上に形成されていることを特徴とする請求項4に記載の半導体集積回路。
- 前記負荷を構成するMOSトランジスタは、完全空乏タイプSOI−MOSトランジスタであることを特徴とする請求項5記載の半導体集積回路。
- 前記半導体集積回路を有することを特徴とする請求項6に記載の電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003017106A JP4694098B2 (ja) | 2003-01-27 | 2003-01-27 | 半導体集積回路および電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003017106A JP4694098B2 (ja) | 2003-01-27 | 2003-01-27 | 半導体集積回路および電子機器 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008157152A Division JP5078767B2 (ja) | 2008-06-16 | 2008-06-16 | 半導体集積回路および電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004228465A true JP2004228465A (ja) | 2004-08-12 |
JP4694098B2 JP4694098B2 (ja) | 2011-06-01 |
Family
ID=32904346
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003017106A Expired - Fee Related JP4694098B2 (ja) | 2003-01-27 | 2003-01-27 | 半導体集積回路および電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4694098B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009277725A (ja) * | 2008-05-12 | 2009-11-26 | Seiko Epson Corp | 半導体装置および電子機器 |
WO2014050407A1 (ja) * | 2012-09-25 | 2014-04-03 | セイコーインスツル株式会社 | 半導体装置 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07271459A (ja) * | 1994-03-31 | 1995-10-20 | Aiphone Co Ltd | 直流電源給電回路 |
JPH09162417A (ja) * | 1995-07-07 | 1997-06-20 | Northern Telecom Ltd | シリコン・オン・インシュレータ基板上のcmos集積回路およびシリコン・オン・インシュレータ基板上に集積回路を形成する方法 |
JPH09223802A (ja) * | 1996-02-15 | 1997-08-26 | Toshiba Corp | 半導体装置及びその製造方法 |
JPH1174531A (ja) * | 1997-08-28 | 1999-03-16 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JP2002124866A (ja) * | 2000-10-16 | 2002-04-26 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
-
2003
- 2003-01-27 JP JP2003017106A patent/JP4694098B2/ja not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07271459A (ja) * | 1994-03-31 | 1995-10-20 | Aiphone Co Ltd | 直流電源給電回路 |
JPH09162417A (ja) * | 1995-07-07 | 1997-06-20 | Northern Telecom Ltd | シリコン・オン・インシュレータ基板上のcmos集積回路およびシリコン・オン・インシュレータ基板上に集積回路を形成する方法 |
JPH09223802A (ja) * | 1996-02-15 | 1997-08-26 | Toshiba Corp | 半導体装置及びその製造方法 |
JPH1174531A (ja) * | 1997-08-28 | 1999-03-16 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JP2002124866A (ja) * | 2000-10-16 | 2002-04-26 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009277725A (ja) * | 2008-05-12 | 2009-11-26 | Seiko Epson Corp | 半導体装置および電子機器 |
WO2014050407A1 (ja) * | 2012-09-25 | 2014-04-03 | セイコーインスツル株式会社 | 半導体装置 |
JP2014082922A (ja) * | 2012-09-25 | 2014-05-08 | Seiko Instruments Inc | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP4694098B2 (ja) | 2011-06-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6671146B1 (en) | Electrostatic protection circuit and semiconductor integrated circuit using the same | |
EP0946990B1 (en) | Mos device having a gate to body connection formed on a soi substrate | |
JP3175521B2 (ja) | シリコン・オン・インシュレータ半導体装置及びバイアス電圧発生回路 | |
US7342287B2 (en) | Power gating schemes in SOI circuits in hybrid SOI-epitaxial CMOS structures | |
WO1996007205A1 (en) | Dynamic threshold voltage mosfet for ultra-low voltage operation | |
KR19980033134A (ko) | 반도체 집적회로 | |
JP2006270027A (ja) | 半導体装置および相補形mis論理回路 | |
US7902880B2 (en) | Transitioning digital integrated circuit from standby mode to active mode via backgate charge transfer | |
US10054974B1 (en) | Current mirror devices using cascode with back-gate bias | |
JP2004288978A (ja) | 半導体集積装置 | |
US20010035774A1 (en) | Semiconductor integrated circuit | |
JP2009206284A (ja) | 半導体装置 | |
KR980012291A (ko) | 반도체 장치 | |
JP2006237760A (ja) | 半導体集積回路装置 | |
JP3609003B2 (ja) | Cmos半導体集積回路 | |
JP4694098B2 (ja) | 半導体集積回路および電子機器 | |
TWI288478B (en) | High voltage tolerance output stage | |
JP5078767B2 (ja) | 半導体集積回路および電子機器 | |
US6229405B1 (en) | Low-voltage oscillation amplifying circuit | |
JP2009207178A (ja) | 漏れ電流を減少させる装置および回路ならびにその方法 | |
JPH04273716A (ja) | アナログスイッチ | |
CN107634053A (zh) | 切换式电容器电路结构及控制其源极‑漏极电阻的方法 | |
JP2001177098A (ja) | Soi構造mos型半導体装置 | |
JP2007110009A (ja) | 半導体回路とその製造方法 | |
CN101162897A (zh) | 作为启动控制元件的耗乏型晶体管 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040510 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040930 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060707 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061003 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061204 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080415 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080616 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080620 |
|
A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20080822 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20100709 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20100709 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110127 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110223 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140304 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4694098 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |