JPS62154296A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体メモリ装置、とくに高密度のスタティ
ックＭＯＳメモリに関する。

〔発明のイ〒景〕

従来のＭＯ８型スタティック・メモリセルの構成法のう
ち、抵抗を負荷とするものとして特公昭５：ｌ−１４８
９８９が知られている。それを第１図に示す。

同図において、１〜４はｎチャネル型ＭＯＳＴで。

１．２が転送ＭＯＳＴ、３．４が駆！Ｉ！１１　Ｍ　Ｏ
Ｓ　’Ｉ’である。５および６はデータ線、７はワード
線、８および９は負荷抵抗で、情報７メ積ノード１２゜
１３に蓄えられた情報を電源線１０（電位Ｖ　ｒ、　ｅ
　）からｆｆ１ｍを供給することによって保持している
。

１１は接地線（電位Ｖ　ｓ　ｓ　）である、ｈ記負荷抵
抗８，９は、Ｍ　ＯＳ　Ｔ１〜４のゲートを形成するも
のと同じ層の多結晶シリコン層（ポリシリコン層）ある
いは、該ゲート材料とは異なる積層化したポリシリコン
層で形成し、同ポリシリコン層の一部を真性半導体とし
て残す、あるいは低不純物詰度の領域とすることによっ
て形成している。上記メモリセルへの情報の書込み、あ
るいは読出しはワード線７を低レベル電圧から高レベル
電圧にすることによってデータ線５，６を介してなされ
ろ。

近年、微細加工技術の進歩によりスタティックＲＡＭも
大容量化の傾向にあり、これに伴ってメモリセルの占有
面積を小さくする必要がある。上述した従来技術による
メモリセルを基に、より大容量スタティックＲＡＭの実
現の可能性を検討した結果、次の欠点が明らかとなった
。

パッケージ材料中の不純物より発生するα線粒子が半導
体メモリ・チップの表面に照射され、メモリセルの蓄積
ノードに蓄えた情報を反転させてランダムなエラーを発
生させる。いわゆるソフト・エラーに関して、本メモリ
セルでは、メモリセル面積が小さくなるにつれ、メモリ
セルの蓄積容量Ｃ（第１図の１４．１５で示す蓄積ノー
ド１２゜１コ３に寄生するゲート容量、拡散層容量など
）が小さくなり、蓄積電荷量Ｑ（＝Ｃ・■、■蓄積電圧
）が小さくなる。結果として、同一のα線粒子の照射に
よってソフト・エラーを発生する頻度が従来よりも高く
なる。従ってソフト・エラーの耐性を従来と同程度に強
くするには、蓄積電荷量を従来と同程度にする何らかの
手段が必要となる。

〔発明の目的〕

本発明は、上述した従来技術の欠点を克服し、大容量ス
タティックＲＡ　Ｍを実現しつる占有面積の小さなスタ
ティック・メモリセルを提供することを目的としている
。さらに、本発明によれば、占有面積が小さく、かつ従
来と同様の高信頼性を有する、大容量メモリに適した半
導体メモリ装置を提供することができる。

〔発明の概要〕

本発明の装置は、異なるノード間の高レベル／低レベル
の２つの電位によって情報記憶を行うメモリ装置に用い
るメモリセルにおいて、該メモリセルの記憶ノード間に
容量を付加させたことを特徴とするものである。

〔発明の実施例〕

第２図は、本発明の第１の実施例の回路構成図を示すも
のである。同図において、１４〜１５はメモリセルに寄
生した容量（例えば、？Ｂ積ノード１２．１３に寄生す
るゲート容量、拡散層容量など）、１６は蓄積ノード１
２，１３間に新たに付加した？９積容量である０本発明
の特徴は、メモリセルの蓄積容量を２つの蓄積ノード間
に、従来の寄生容量とは異なる新たに形成した容量で実
現することにある。第１図に示した従来セルでは、それ
ぞれの蓄積ノードに寄生する容ＭＣ９（第１図１４．１
５）が極めて小さくα線耐性が弱くなっていたが１本発
明による半導体メモリ装置では。

メモリセル内の領域を蓄積ノード別に分割することなく
容量を形成することができるため同一メモリセル面積的
で、より大きな蓄積容量を実現することができる。さら
に、α線粒子の入射などによって高レベル電圧側の蓄積
ノードの電位が低下してもｌ−積ノード間に形成した容
量によるカップリングによって低レベル電圧側の７Ｉ積
ノードの電位も低下するために、相対的な蓄積電位差は
変わらず、α線耐性に優れている。上記した２つの点か
ら明らかな如く本発明によれば、ソフト・エラーに強い
半導体メモリ装置が得られる。

第３図は、本発明の第２の実施例の断面構造図を示した
ものである。ｐ形基板１８内に、絶縁分離層１９−２１
を設け、ｎ形不純物ＪＰ！２２．２３をドレインとソー
ス、２６をゲートとするｎチャネル型ＭＯＳＴ３４およ
び２７をゲートとするｎチャネル形ＭＯＳ　Ｔ　３５　
（ソース、ドレインは、紙面に垂直な方向に、ゲート２
７をはさんで存在するため、この断面図では現われてい
ない）を形成する。この後Ｍ　ＯＳ　”ｒ３４　、３５
の上部に第２図の１６で示した容量を、一方の？９積ノ
ード（第２図では１２．第３図では２３．２７にあたる
）と他方の蓄積ノード（第２図では１３）に接続し、第
２層＃１のポリシリコン層で形成した層３０との間に絶
縁物（ＳｉＯｚ膜モＬ＜ｌｔ、ｓ　ｉ　ＯｚトＳ　１ｓ
Ｎｈの複合膜等）２９をはさむことにより構成する。

この上に絶縁物：３２を形成した後、第２３層［１のボ
リシリコン層３３で負荷抵抗を形成する。

本発明の構造のように、新たな容量を形成した後に負荷
抵抗を形成する構造は、負荷抵抗を形成するポリシリコ
ン層の熱処理時間を短縮することができ、熱処理時間に
よる負荷抵抗値の変動を小さくすることができるため非
常に有効である。

第４図は、本発明の第３の実施例の断面構造図を示した
ものである。ｎチャネル型ＭＯ５Ｔ３４゜３５を形成し
た後該ＭＯＳＴ３４．３５の上部に、第２層目のポリシ
リコン層コ３０を用いて形成する一方の蓄積ノードと第
３層目のポリシリコン層３３．３６を用いて形成する他
方の蓄積ノードと上記二つのポリシリコン層３０と３３
もしくは３０と３６の間にはさまれる絶縁物層３１もし
くは３２とにより前記第２図の１６で示した容量を構成
する。この上に絶縁物３８．３９を形成した後、第４層
目のポリシリコン層４０で負荷抵抗を形成する。第３）
ｆ４目のポリシリコン層３７は、負荷抵抗と蓄積ノード
を接続している。第３図に示した第２の実施例は第１層
ポリシリコン上の絶縁膜を容にとして用いたが、該層は
、転送トランジスタ：３４のゲート電極をかね、メモリ
アレーのワード線となるため、低抵抗化の傾向にあり、
ポリサイドもしくは、金属層で置きかわりつつある。

この場合、該層の上部の絶縁膜として薄く、がっ膜質の
良好なものが形成しずらい而をもっている。

これに対し、第４図に示した第３の実施例は、第１層と
は異なる第２層のポリシリコン上に容量を形成するため
、プロセス」二作り易く、かつ信頼性の高いものかえら
れろ。

第５図は、本発明の第４の実施例の断面構造図を示した
ものである。ｎチャネル型ＭＯＳＴ３４゜３５を形成シ
タ後ＭＯＳＴ３４とＭＯＳＴコ３５の間とＭＯ３Ｔ３５
の上部に第２図の１６に示した容量を形成する。この容
量は絶縁物２５と４２の上に堆積した第１層目のポリシ
リコン層２７（一方の蓄積ノードに接続されている）と
第２層目のポリシリコン３０（他方のンー積ノードに接
続されている）とで絶縁物２９をはさむことにより構成
する。この上に絶縁物３２を形成した後、第：３層目の
ポリシリコン層４３で負荷抵抗を形成する。

第２層目のポリシリコン層４４は、負荷抵抗と蓄積ノー
ドを接続している。ｎ形不純物拡散層４５はなくてもよ
い０本実施例は、基板内部に溝を形成し、その中に容量
を形成するもので、同一平面内でより大きな容量を得る
ことができる。なお、第５図には示していないが、蓄積
ノード２３なろｎ型不純物拡散層にｊｋ板１８の濃度よ
りも高い。

１０”’３−”以上の濃度をもつ基板と同じ導電型の層
を設けると、基板内に広がる空乏層のノ１メさが極めて
小さくなりα線耐性に優れたものとなる。

第６図は、本発明の第５の″Ａ施例のパターンレイアウ
ト図を示す。ｎ形不純物拡散人’／ＪＯＪ。

１０２と第１層目のポリシリコン層１０３゜１０４．１
０５とテＭＯＳ　Ｔ］　０６　、　　］　０　’／　。

１０８．１０９を形成し、第２図の１６なる容量を、１
０１，１０４，１１０からなる一方の蓄積ノードと、コ
ンタクト１１２によって他方の蓄積ノードに接続される
第２層１１のポリシリコン１１１とで形成する。ここで
、第２層口のポリシリコン層層を他方の蓄積ノードに接
続しても同様の効果があることは言うまでもない。

Ｍ積ノードがパターンレイアウト図面中に占有する面積
のうち負荷抵抗第２３層目のポリシリコン層１１３，１
１４で形成さける）と蓄積ノードを接続するためのコン
タクト領域を除く上記の面積を、新たに付加する容量を
形成するために利用することができ、大きな容量をえる
ことができろ。

第′７図は、本発明の第６の実施例のパターンレイアウ
ト図を示す。ＭＯ３Ｔ１０６，１０７゜１０８．１０９
を形成した後、一方のａ積ノードに接続される第２層目
のポリシリコン層Ｉｌｌとコンタクト１１２によって他
方の蓄積ノードに接続される第：３層口のポリシリコン
層１】：３とで第２図の１６なる容量を形成する。ここ
で、ｆｒＳ２層目、第：３層目のポリシリコン層をそれ
ぞオしヒを己と異なる蓄積ノードに接続しても同様の効
果があることは言うまでもない。

また、第２３層目のポリシリコン層とｌｔ積ノードを接
続するときにその接続を良好にするために第２層のポリ
シリコン層をその間に挿入してもよい。

本実施例によれば蓄積ノートがパターンレイアウト図面
中に占有する面積のうち負荷抵抗（第４層目のポリシリ
コン層１１４，１１５で形成される）と蓄積ノードを接
続するためのコンタクト領域を除くすべての面積を、新
たに付加する容量を形成するために利用することができ
第６図に示した第５の実施例よりもはるかに大きな容量
値が得られろ。

第８図は、本発明の第７の実施例の回路枯成図を示す０
本発明の特徴は情報の保持を第２図の負荷抵抗８，９で
行わず、通常書き込まれる蓄積ノードの高レベル電圧に
データａ５，６プリチヤージした後、ワード線７を一定
の周期で高レベルに立上げろことによって行う、従来か
ら使用されていた負荷抵抗を形成するためのポリシリコ
ン層を本発明の容量を形成するためのポリシリコン層と
して使用することができプロセスの簡略化に極めて有効
となる。

〔発明の効果〕

上述した如く１本発明によれば占有面積が小さく、かつ
α線に対する耐性が強いスタティック・メモリセルを提
供することができ、大容量スタティックＲＡＭの実現に
とって、その効果は著しく大である。

本発明では、ｐ型基板上に形成したメモリセルで説明し
たが、ｎ型基板内のｐ型つェル内に形成したメモリセル
に適用できることは言うまでもない。

上述した本発明の説明において用いた、不純物の形名、
ウェルの形名が逆にあっても、本発明の効果は同一であ
る。また、転送ＭＯＳＴをｐチャネル形Ｍ　ＯＳ　Ｔ　
、駆動ＭＯ３Ｔをｎチャネル形ＭＯＳＴにしたメモリセ
ルに適用しても同様な効。

果があることは言うまでもない。

【図面の簡単な説明】

第１図は従来技術による半導体メモリ装置を示す回路図
、第２図は本発明の第りの実施例の半導体メモリ装置を
示す回路図、第３図、第４図、第５図は本発明の第２．
第３．第４の実施例の構成を示す断面構造図、第６図、
第７図は本発明の第５、第６の実施例を示すパターンレ
イアウト図、第８図は本発明の第７の実施例の半導体メ
モリ装置を示す回路図である。 早　ｌ　　口 弔　２２ 椿　３　口 第　６　　口

Claims (1)

1. 【特許請求の範囲】 １、異なるノード間の高レベル／低レベルの２つの電位
   によつて情報記憶を行うメモリ装置に用いるメモリセル
   において、該メモリセルの記憶ノード間に容量を付加さ
   せたことを特徴とする半導体メモリ装置。 ２、２つの転送ＭＯＳＴと２つの駆動ＭＯＳＴを基本構
   成素子とし、スタティックに情報を保持しうるメモリセ
   ルを具備してなる半導体メモリ装置において、該メモリ
   セル内の２つの記憶ノード間に容量を付加したことを特
   徴とする半導体メモリ装置。 ３、上記ＭＯＳＴのゲート電極となる層上に導電層を積
   層化して容量を形成することを特徴とする特許請求の範
   囲第２項記載の半導体メモリ装置。 ４、上記メモリセル上に形成した２つの導電層からなる
   容量を形成することを特徴とする特許請求の範囲第１項
   記載の半導体メモリ装置。