JPS59130461A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59130461A JPS59130461A JP58172399A JP17239983A JPS59130461A JP S59130461 A JPS59130461 A JP S59130461A JP 58172399 A JP58172399 A JP 58172399A JP 17239983 A JP17239983 A JP 17239983A JP S59130461 A JPS59130461 A JP S59130461A
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- JP
- Japan
- Prior art keywords
- regions
- region
- electrode
- type
- transistor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は記憶装置に用いられる半導体装置に関し、特
に絶綬ツート型電界効果トランジスタ（ＭＩ ＳＴ＞を
爪°いた半導体装置に係る。
に絶綬ツート型電界効果トランジスタ（ＭＩ ＳＴ＞を
爪°いた半導体装置に係る。
大規模集積回路に督適なＭＩ ＳＴを用いた記憶回路に
はスイッチング用トランジスタと蓄積用容量素子とを用
いて単位セルを構成する１トランジｘｐ型メモリセルが
用いられる。このメモリセルは集積回路の大規模化に伴
って、表面電極とトランジスタの出力領域の一方との間
の容量素子の面積が高密度集積化の障害となる。ことに
従来の１トランジスタ型メモリセルはトランジスタの入
力領域に結合する単語綜と出力領域の他方に結合する桁
線との外に、出力領域の一方に絶縁膜を介して容量結合
する表面電極を備え、電極配線の高密度化を制限する。
はスイッチング用トランジスタと蓄積用容量素子とを用
いて単位セルを構成する１トランジｘｐ型メモリセルが
用いられる。このメモリセルは集積回路の大規模化に伴
って、表面電極とトランジスタの出力領域の一方との間
の容量素子の面積が高密度集積化の障害となる。ことに
従来の１トランジスタ型メモリセルはトランジスタの入
力領域に結合する単語綜と出力領域の他方に結合する桁
線との外に、出力領域の一方に絶縁膜を介して容量結合
する表面電極を備え、電極配線の高密度化を制限する。
この発明の目的は、高密度大規模集積化に好適なｌトラ
ンジスタ型メモリセルを有する半導体装置を提供するこ
とにある。
ンジスタ型メモリセルを有する半導体装置を提供するこ
とにある。
この発明の半導体装置は、−導電型半導体の一表面にス
イッチング用トランジスタと該トランジスタの出力領域
の一方に負荷として結合される蓄積用容量素子、とを有
し、前記トランジスタの出力領域の他方をＸ−ＬＹマト
リクスの桁線に結合し入力領域を単語線に接続して記憶
素子を構成する半導体装置において、前記容量素子が前
記出力領域の下面に形成される１０１６〜１０Ｉ９ｃｎ
Ｌ″の不純物濃度の高濃度−導電型領域とこの領域より
覗高濃度の出力領域とのＰＮ接合容量であることを特徴
とする。
イッチング用トランジスタと該トランジスタの出力領域
の一方に負荷として結合される蓄積用容量素子、とを有
し、前記トランジスタの出力領域の他方をＸ−ＬＹマト
リクスの桁線に結合し入力領域を単語線に接続して記憶
素子を構成する半導体装置において、前記容量素子が前
記出力領域の下面に形成される１０１６〜１０Ｉ９ｃｎ
Ｌ″の不純物濃度の高濃度−導電型領域とこの領域より
覗高濃度の出力領域とのＰＮ接合容量であることを特徴
とする。
この発明の半導体装置は、１トランジスタ型メモリセル
の容量素子が上述の２つの領域のＰＮ接合容量を利用す
るため、半導体表面における容量素子形成用の表面電極
を不要としている。したがって単位メモリセルに要する
電極配線数を減少しセル占有面積を縮少して高密度大規
模集積回路を実現することができる。
の容量素子が上述の２つの領域のＰＮ接合容量を利用す
るため、半導体表面における容量素子形成用の表面電極
を不要としている。したがって単位メモリセルに要する
電極配線数を減少しセル占有面積を縮少して高密度大規
模集積回路を実現することができる。
次にこの発明の特徴をより良く理解するために、この発
明の実施例につき図を用いて説明する。
明の実施例につき図を用いて説明する。
第１図はこの発明の一実施例の断面図である。
この実施例は、比抵抗工０Ω−ｃｎｔのＰ型シリコン単
結晶基体１０１の一表面の活性領域部に接合深さ１．０
μ、表面濃度１（Ｆｏｃｍ”のＮ型領域１０２．１０３
と、Ｎ型頭≠１０２．１０３の間の基体表面Ｋ１００Ｏ
″Ａのシリコン酸化膜１０４を介して被着する多結晶シ
リコンのゲート電極１０５とを含むＭＩＳＴが設けであ
る。このトランジスタは、Ｎ型領域１０２．１０３が出
力領域であり、ゲート電極１０５が入力領域である。ゲ
ート電極１０５は横方向に伸びる単語線としてのアルミ
ニウムの電極配線１０６に結合し、出方領域１０３は縦
方向に伸びて桁線として動作する。Ｎ型領域１０２．１
０３の上面には比較的厚い５ｏｏｏ１のシリコン酸化膜
１０７がありＮ型領域１０２．１０３と電極配線１０Ｇ
との間の寄生容量を軽減する。又、不活性領域部は基体
表面への１０” ｃｍ ”程度のＰＷ領域１０８と
１μ程度の厚いシリコン酸化膜１０９で被覆される。ト
ランジスタの一方の出力領域としてのＮ型領域１０２の
底面には、この領域を貫通して導入された１ ０Ｉｌｌ
〜１０”ｃＩｎ ”の表面腹皮の高濃度のＰ＋型領域１
１０が接り、 Ｎ型領域１０２との間に高濃度のＰＮ接
合を形成する。又、基体裏面に゛料基体電極１１１が導
出される。
結晶基体１０１の一表面の活性領域部に接合深さ１．０
μ、表面濃度１（Ｆｏｃｍ”のＮ型領域１０２．１０３
と、Ｎ型頭≠１０２．１０３の間の基体表面Ｋ１００Ｏ
″Ａのシリコン酸化膜１０４を介して被着する多結晶シ
リコンのゲート電極１０５とを含むＭＩＳＴが設けであ
る。このトランジスタは、Ｎ型領域１０２．１０３が出
力領域であり、ゲート電極１０５が入力領域である。ゲ
ート電極１０５は横方向に伸びる単語線としてのアルミ
ニウムの電極配線１０６に結合し、出方領域１０３は縦
方向に伸びて桁線として動作する。Ｎ型領域１０２．１
０３の上面には比較的厚い５ｏｏｏ１のシリコン酸化膜
１０７がありＮ型領域１０２．１０３と電極配線１０Ｇ
との間の寄生容量を軽減する。又、不活性領域部は基体
表面への１０” ｃｍ ”程度のＰＷ領域１０８と
１μ程度の厚いシリコン酸化膜１０９で被覆される。ト
ランジスタの一方の出力領域としてのＮ型領域１０２の
底面には、この領域を貫通して導入された１ ０Ｉｌｌ
〜１０”ｃＩｎ ”の表面腹皮の高濃度のＰ＋型領域１
１０が接り、 Ｎ型領域１０２との間に高濃度のＰＮ接
合を形成する。又、基体裏面に゛料基体電極１１１が導
出される。
第２図は第１図の実施例の等価回路図である。
即ち、上述の実施例の単位メモリセルは、ゲート電極を
単語線Ｗに接続し、他方の出力領域を桁線りとするスイ
ッチング用トランジスタＱと、一方の出力領域と基体電
極ＳＢとの間に設けたｆ） Ｎ接合容址Ｃと、寄生容量
Ｃ１とを含む。この寄生容量Ｃはメモリセルからの情報
読出時に一方の出力領域の電位を押し下げる寄生効果を
有するが、情報蓄積用の容量素子Ｃ８が高濃度のＰＮＮ
接合容量であり、単語線の電極配線と一方の出力領域と
の間の絶Ｒ膜厚が充分であるため、寄生効果は無視され
、メモリセルへの情報は容量素子Ｃへの蓄積電荷として
検出される。
単語線Ｗに接続し、他方の出力領域を桁線りとするスイ
ッチング用トランジスタＱと、一方の出力領域と基体電
極ＳＢとの間に設けたｆ） Ｎ接合容址Ｃと、寄生容量
Ｃ１とを含む。この寄生容量Ｃはメモリセルからの情報
読出時に一方の出力領域の電位を押し下げる寄生効果を
有するが、情報蓄積用の容量素子Ｃ８が高濃度のＰＮＮ
接合容量であり、単語線の電極配線と一方の出力領域と
の間の絶Ｒ膜厚が充分であるため、寄生効果は無視され
、メモリセルへの情報は容量素子Ｃへの蓄積電荷として
検出される。
上述のようにこの発明によれば、トランジスタの一方の
出力領域に高濃度のＰＮ接合容量を設けることにより、
表面電極数の少ないメモリセルとしての半導体装置を実
現することができる。トランジスタのゲート電極はアル
ミニウムの電極配線をそのまま用いる↓とができ、又、
トランジスタにはパイボーラトチンジスタのようなスイ
ッチング用の他の能動素子とも用いることができる。
出力領域に高濃度のＰＮ接合容量を設けることにより、
表面電極数の少ないメモリセルとしての半導体装置を実
現することができる。トランジスタのゲート電極はアル
ミニウムの電極配線をそのまま用いる↓とができ、又、
トランジスタにはパイボーラトチンジスタのようなスイ
ッチング用の他の能動素子とも用いることができる。
第１図はこの発明の一実施例の断面図、第２図はこの発
明の一実施例の等価回路図である。図中、１０１はＰ型
シリコン単結晶基体、１０２，１０３は出力領域として
のＮ型領域、１０５はゲート電極、１１０は高濃度Ｐ型
領域、Ｑは絶縁ゲート型電界効果トランジスタ、Ｃは情
報蓄積用容量素子、Ｃ１は寄生容量である。 第２ 目 偏 手続補正書（方却 特許庁長官 殿 ■１．事件の表示 昭和５８年 特 許 願第１７
２３９９号２、発明の名称 半導体装置 ３、補正をする者 事件との関係 出 願 人代表者 関本忠
弘 ４、代理人 ５、補正命令の回付′ ・昭和５９年１月３１日（発送
日）６、補正の対象 （１）代理権を証明する書面 （２）明細書および図面 ７、 補正の内容 （１）印鑑証明書を提出します。
明の一実施例の等価回路図である。図中、１０１はＰ型
シリコン単結晶基体、１０２，１０３は出力領域として
のＮ型領域、１０５はゲート電極、１１０は高濃度Ｐ型
領域、Ｑは絶縁ゲート型電界効果トランジスタ、Ｃは情
報蓄積用容量素子、Ｃ１は寄生容量である。 第２ 目 偏 手続補正書（方却 特許庁長官 殿 ■１．事件の表示 昭和５８年 特 許 願第１７
２３９９号２、発明の名称 半導体装置 ３、補正をする者 事件との関係 出 願 人代表者 関本忠
弘 ４、代理人 ５、補正命令の回付′ ・昭和５９年１月３１日（発送
日）６、補正の対象 （１）代理権を証明する書面 （２）明細書および図面 ７、 補正の内容 （１）印鑑証明書を提出します。
Claims (1)
- 一導を型半導体基板の一表面にスイッチング用トランジ
スタと該トランジスタに直列に結合される蓄積用容量素
子とを有する記憶素子を備えた半導体装置において、前
記基板に設けられた逆導電型領域の底部と接触する一導
電型の高濃度領域とによって形成されかつ上記高濃度領
域は１０１８〜ＩＱ”ｃｍ ” の不純物濃度を有し、
該逆導電型領域は該高濃度領域よりも高い不純物濃度を
有しているＰＮ接合容量を上記容量素子の容量として用
いたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58172399A JPS59130461A (ja) | 1983-09-19 | 1983-09-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58172399A JPS59130461A (ja) | 1983-09-19 | 1983-09-19 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2479076A Division JPS52107785A (en) | 1976-03-08 | 1976-03-08 | Semiconductor unit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59130461A true JPS59130461A (ja) | 1984-07-27 |
Family
ID=15941217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58172399A Pending JPS59130461A (ja) | 1983-09-19 | 1983-09-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59130461A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4891747A (en) * | 1984-06-25 | 1990-01-02 | Texas Instruments Incorporated | Lightly-doped drain transistor structure in contactless DRAM cell with buried source/drain |
-
1983
- 1983-09-19 JP JP58172399A patent/JPS59130461A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4891747A (en) * | 1984-06-25 | 1990-01-02 | Texas Instruments Incorporated | Lightly-doped drain transistor structure in contactless DRAM cell with buried source/drain |
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