JPS6243347B2 - - Google Patents
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- Publication number
- JPS6243347B2 JPS6243347B2 JP54141784A JP14178479A JPS6243347B2 JP S6243347 B2 JPS6243347 B2 JP S6243347B2 JP 54141784 A JP54141784 A JP 54141784A JP 14178479 A JP14178479 A JP 14178479A JP S6243347 B2 JPS6243347 B2 JP S6243347B2
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- JP
- Japan
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- layer
- junction
- diffusion layer
- capacitor
- semiconductor device
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- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 13
- 238000009792 diffusion process Methods 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は半導体基板上に１つのMOSトラン
ジスタとキヤパシタとによりメモリセルを構成し
た構造を有する半導体装置、例えばMOSダイナ
ミツクRAMに関するものである。
ジスタとキヤパシタとによりメモリセルを構成し
た構造を有する半導体装置、例えばMOSダイナ
ミツクRAMに関するものである。
従来のこの種のMOSダイナミツクRAMの構成
を第１図に示してある。これはいわゆる２層ポリ
シリコンを用いた１トランジスタ・１キヤパシタ
からなるメモリセルであり、この第１図におい
て、１はＰ形のシリコン半導体基板、２はビツト
線となるN+層、３は厚い分離酸化層、４および
５はこれらの各層２，３間にあつて基板１に形成
されたP+層およびN+層、６および７はN+層５上
に形成された第１層の酸化膜およびポリシリコン
層、８および９はこの第１層上を含めて基板１上
に形成された第２層の酸化層およびポリシリコン
層を示し、またその等価回路を第２図に示してあ
る。
を第１図に示してある。これはいわゆる２層ポリ
シリコンを用いた１トランジスタ・１キヤパシタ
からなるメモリセルであり、この第１図におい
て、１はＰ形のシリコン半導体基板、２はビツト
線となるN+層、３は厚い分離酸化層、４および
５はこれらの各層２，３間にあつて基板１に形成
されたP+層およびN+層、６および７はN+層５上
に形成された第１層の酸化膜およびポリシリコン
層、８および９はこの第１層上を含めて基板１上
に形成された第２層の酸化層およびポリシリコン
層を示し、またその等価回路を第２図に示してあ
る。
前記構成にあつてメモリセルの容量は、N+層
５とポリシリコン層７間のゲート容量Coxと、N+
層５とP+層４間の接合容量ＣJとの和によつて与
えられ、かつ酸化膜８とポリシリコン層９とによ
つてスイツチングトランジスタを構成している。
なお、キヤパシタは、P+層４とN+層５を含むPN
接合容量素子と、このN+層５上に酸化膜６を介
してポリシリコン層７が形成されたゲート容量素
子から構成している。こゝでこの従来例ではPN
接合容量素子を形成する前記N+層５とP+層４と
の接合容量ＣJによつて、これのないものよりも
メモリ容量が大きく、またこの接合容量ＣJはP+
層４のドーピング量が多いほど大きくはなるが、
N+層５とP+層４との接合面積によつて定まり、
従来のようにドーピングされたP+層４上に単に
N+層５を形成した場合には、単位面積当りの接
合面積に限界があつて、より以上にメモリ容量を
大きくすることができないものであつた。
５とポリシリコン層７間のゲート容量Coxと、N+
層５とP+層４間の接合容量ＣJとの和によつて与
えられ、かつ酸化膜８とポリシリコン層９とによ
つてスイツチングトランジスタを構成している。
なお、キヤパシタは、P+層４とN+層５を含むPN
接合容量素子と、このN+層５上に酸化膜６を介
してポリシリコン層７が形成されたゲート容量素
子から構成している。こゝでこの従来例ではPN
接合容量素子を形成する前記N+層５とP+層４と
の接合容量ＣJによつて、これのないものよりも
メモリ容量が大きく、またこの接合容量ＣJはP+
層４のドーピング量が多いほど大きくはなるが、
N+層５とP+層４との接合面積によつて定まり、
従来のようにドーピングされたP+層４上に単に
N+層５を形成した場合には、単位面積当りの接
合面積に限界があつて、より以上にメモリ容量を
大きくすることができないものであつた。
この発明は従来のこのような実情に鑑み、メモ
リセルの占有面積を増やすことなくメモリセル容
量を増大させることができる半導体装置を提供す
ることを目的とする。
リセルの占有面積を増やすことなくメモリセル容
量を増大させることができる半導体装置を提供す
ることを目的とする。
この目的を達成するために、この発明は、半導
体基板上に１つのMOSトランジスタとキヤパシ
タとによりメモリセルを構成した構造の半導体装
置において、前記キヤパシタは、前記半導体基板
上のセル領域に該基板と同一導電型を有する不純
物濃度の高い第１の拡散層と、該拡散層と逆導電
型を有する不純物濃度の高い第２の拡散層からな
るPN接合容量素子と、このPN接合容量素子の第
２の拡散層上に酸化膜を介して導体層が形成され
たゲート容量素子から構成し、前記PN接合容量
素子の第１の拡散層と第２の拡散層との接合面を
接合の浅い部分と深い部分で凹凸状に形成したこ
とを特徴とする。
体基板上に１つのMOSトランジスタとキヤパシ
タとによりメモリセルを構成した構造の半導体装
置において、前記キヤパシタは、前記半導体基板
上のセル領域に該基板と同一導電型を有する不純
物濃度の高い第１の拡散層と、該拡散層と逆導電
型を有する不純物濃度の高い第２の拡散層からな
るPN接合容量素子と、このPN接合容量素子の第
２の拡散層上に酸化膜を介して導体層が形成され
たゲート容量素子から構成し、前記PN接合容量
素子の第１の拡散層と第２の拡散層との接合面を
接合の浅い部分と深い部分で凹凸状に形成したこ
とを特徴とする。
以下、この発明に係わる半導体装置の一実施例
につき、第３図を参照して詳細に説明する。
につき、第３図を参照して詳細に説明する。
この実施例も前記従来例と同様に、この発明を
MOSダイナミツクRAMに適用した場合であつ
て、第３図中、前記第１図と同一符号は同一また
は相当部分を示しており、この実施例では、前記
N+層５とP+層４との接合部を浅い部分１０ａと
深い部分１０ｂとを交互に設けた凹凸状の接合面
に形成させて、その単位面積当りの接合面積を増
加させたものである。
MOSダイナミツクRAMに適用した場合であつ
て、第３図中、前記第１図と同一符号は同一また
は相当部分を示しており、この実施例では、前記
N+層５とP+層４との接合部を浅い部分１０ａと
深い部分１０ｂとを交互に設けた凹凸状の接合面
に形成させて、その単位面積当りの接合面積を増
加させたものである。
すなわち、このようにPN接合容量素子を形成
するN+層５とP+層４との接合面積を大きくする
ことにより、接合容量ＣJは単位面積当り増加し
た面積相当だけ大きくなり、最終的にはMOSダ
イナミツクRAMのメモリ容量を増加させ得るの
である。
するN+層５とP+層４との接合面積を大きくする
ことにより、接合容量ＣJは単位面積当り増加し
た面積相当だけ大きくなり、最終的にはMOSダ
イナミツクRAMのメモリ容量を増加させ得るの
である。
なお前記実施例は、いわゆる２層ポリシリコン
構造について述べたが、１層ポリシリコン構造に
ついても同様に適用できることは勿論である。
構造について述べたが、１層ポリシリコン構造に
ついても同様に適用できることは勿論である。
以上詳述したようにこの発明によるときは、同
一面積のメモリセルにおいて、そのPN接合容量
素子の接合面に接合の浅い部分と深い部分とを形
成して、接合面積を大きくしたゝめに、より大き
なメモリ容量を得ることができるものである。
一面積のメモリセルにおいて、そのPN接合容量
素子の接合面に接合の浅い部分と深い部分とを形
成して、接合面積を大きくしたゝめに、より大き
なメモリ容量を得ることができるものである。
第１図は従来例によるMOSダイナミツクRAM
の構成を示す断面図、第２図は第１図の等価回路
を示す説明図、第３図はこの発明の一実施例を適
用したMOSダイナミツクRAMの構成を示す断面
図である。 １……シリコン半導体基板、４……P+層、５
……N+層、６および７……第１層の酸化膜およ
びポリシリコン層、８および９……第２層の酸化
膜およびポリシリコン層、１０ａ……浅い接合
面、１０ｂ……深い接合面。
の構成を示す断面図、第２図は第１図の等価回路
を示す説明図、第３図はこの発明の一実施例を適
用したMOSダイナミツクRAMの構成を示す断面
図である。 １……シリコン半導体基板、４……P+層、５
……N+層、６および７……第１層の酸化膜およ
びポリシリコン層、８および９……第２層の酸化
膜およびポリシリコン層、１０ａ……浅い接合
面、１０ｂ……深い接合面。
Claims (1)
- １ 半導体基板上に１つのMOSトランジスタと
キヤパシタとによりメモリセルを構成した構造の
半導体装置において、前記キヤパシタは、前記半
導体基板上のセル領域に該基板と同一導電型を有
する不純物濃度の高い第１の拡散層と、該拡散層
と逆導電型を有する不純物濃度の高い第２の拡散
層からなるPN接合容量素子と、このPN接合容量
素子の第２の拡散層上に酸化膜を介して導体層が
形成されたゲート容量素子から構成し、前記PN
接合容量素子の第１の拡散層と第２の拡散層との
接合面を接合の浅い部分と深い部分で凹凸状に形
成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14178479A JPS5666064A (en) | 1979-10-31 | 1979-10-31 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14178479A JPS5666064A (en) | 1979-10-31 | 1979-10-31 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5666064A JPS5666064A (en) | 1981-06-04 |
| JPS6243347B2 true JPS6243347B2 (ja) | 1987-09-12 |
Family
ID=15300076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14178479A Granted JPS5666064A (en) | 1979-10-31 | 1979-10-31 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5666064A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6037765A (ja) * | 1983-08-11 | 1985-02-27 | Nec Corp | 半導体装置 |
-
1979
- 1979-10-31 JP JP14178479A patent/JPS5666064A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5666064A (en) | 1981-06-04 |
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