JPS58125863A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58125863A JPS58125863A JP56214809A JP21480981A JPS58125863A JP S58125863 A JPS58125863 A JP S58125863A JP 56214809 A JP56214809 A JP 56214809A JP 21480981 A JP21480981 A JP 21480981A JP S58125863 A JPS58125863 A JP S58125863A
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- H01L23/556—Protection against radiation, e.g. light or electromagnetic waves against alpha rays
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１７発明Ｏ′Ｂ！？／ＩＩ分野
＊発明は＃Ｐ導体装置におけるコンデンサの改良に関し
ＩＦＱえばダイナζツクｍ＋導体メモリ七ルに用いられ
る電荷蓄積用コンデンサの数置に関するＯ 伐Ｊ 技術の背景 近年、半導体装置の集積数の向上に伴なって。
ＩＦＱえばダイナζツクｍ＋導体メモリ七ルに用いられ
る電荷蓄積用コンデンサの数置に関するＯ 伐Ｊ 技術の背景 近年、半導体装置の集積数の向上に伴なって。
情報蓄積用コンデンサの容量が小さくなって米ており、
半導体装置のパッケージ材料から放出されるα線によっ
て情報が破壊されるという、いわゆるα廁によるソフト
エラーの間鴫が生じて来ている。特に、６４にビット以
上のダイナミック型メモリにンいて、α巌によるソフト
エラーの間亀が深刻になって来て＆り５この問題を解決
する念めの様々な試みがなされて来ている。
半導体装置のパッケージ材料から放出されるα線によっ
て情報が破壊されるという、いわゆるα廁によるソフト
エラーの間鴫が生じて来ている。特に、６４にビット以
上のダイナミック型メモリにンいて、α巌によるソフト
エラーの間亀が深刻になって来て＆り５この問題を解決
する念めの様々な試みがなされて来ている。
（３）従来技術と間細点
α線によるソフトエラーの原３１ｔｊｌＧ１図および１
ｓ２図に示された従来のダイナミック型メモリセルにつ
いて説明する。第１図に従来のダイナミック型メモリセ
ルの構造【示す断面図である。第１図において、ｌはＰ
型半導体基板、２は空乏層。
ｓ２図に示された従来のダイナミック型メモリセルにつ
いて説明する。第１図に従来のダイナミック型メモリセ
ルの構造【示す断面図である。第１図において、ｌはＰ
型半導体基板、２は空乏層。
３はピッ）ｍＢＬに接続式れたＮ型拡散層、４は電荷蓄
積領域、５はアイソレージ璽ン懺域、６はＩｉ２！１４
１１層、７はワードＩＩＩＷＬＫ接続されたゲート電極
、そして８は電Ｓ Ｖ、、にＭ！絖され虎キｆバシメ−
用電極であるｏＮ 型拡散層３鉱トランジスタのドレイ
ンとなｐ、電荷蓄積領域４はトランジスタのソースおよ
びコンデンサの一万の電極に共用される。８２図に第１
図のメモリセルの等価回路図である。１１２図に示され
るように、トランジスタＴのドレインはビット！ＢＬに
、ゲートはワード縁ＷＬＫ、ソースはキャパシタＣの一
万の電極に接続されてＳ？り、コンデンサＣの他方の電
極は電ｍｖｃ、にＩｉＩ！続されている。
積領域、５はアイソレージ璽ン懺域、６はＩｉ２！１４
１１層、７はワードＩＩＩＷＬＫ接続されたゲート電極
、そして８は電Ｓ Ｖ、、にＭ！絖され虎キｆバシメ−
用電極であるｏＮ 型拡散層３鉱トランジスタのドレイ
ンとなｐ、電荷蓄積領域４はトランジスタのソースおよ
びコンデンサの一万の電極に共用される。８２図に第１
図のメモリセルの等価回路図である。１１２図に示され
るように、トランジスタＴのドレインはビット！ＢＬに
、ゲートはワード縁ＷＬＫ、ソースはキャパシタＣの一
万の電極に接続されてＳ？り、コンデンサＣの他方の電
極は電ｍｖｃ、にＩｉＩ！続されている。
電荷蓄積領域４に電子が存在しているとき、すなわち、
その領域がローポテンシャルのと龜蓄積情報扛＠０２で
Ｔｏり、電荷蓄積領域４に電子が存在していないとき、
すなわちその領域がハイボテンシャルのとき蓄積情報線
＠１＃である・α−によるソフトエラーが生じるのは、
電荷蓄積領域４に電子が存在していないとき、すなわち
蓄積情報が“ｌ”のときである＠αＳがメモリ内部に突
入すると１ｇ！乏層２＆よび半導体基板ｌ内で進入！！
ＩｗＩに沿って電子−正孔対が発生する。基板ｌ内では
等電位なので、基板１で始生じ良電子−正孔対のりち電
子はある拡散係数にしたがりて基板内【移動し、その一
部が空乏層２に到遍する。
その領域がローポテンシャルのと龜蓄積情報扛＠０２で
Ｔｏり、電荷蓄積領域４に電子が存在していないとき、
すなわちその領域がハイボテンシャルのとき蓄積情報線
＠１＃である・α−によるソフトエラーが生じるのは、
電荷蓄積領域４に電子が存在していないとき、すなわち
蓄積情報が“ｌ”のときである＠αＳがメモリ内部に突
入すると１ｇ！乏層２＆よび半導体基板ｌ内で進入！！
ＩｗＩに沿って電子−正孔対が発生する。基板ｌ内では
等電位なので、基板１で始生じ良電子−正孔対のりち電
子はある拡散係数にしたがりて基板内【移動し、その一
部が空乏層２に到遍する。
空乏層２内でに、基板１と接する空乏層下部の方が、絶
縁層６と接する孕乏１ｍ上部よりボテンシャルが低くな
っており、この電界の傾斜により１ｇ！乏層２に入った
電子および９ラ層中で発生したα線による電子は空乏層
上部に移動し、ハイボテンシャルとなっている電荷蓄積
領域４に入りてし１う０この結果蓄積情報ｍ１ｍが蓄横
悄ｗａ″″０“に変ってし１９０すなわち５ ソフト１
ラーが生じる。
縁層６と接する孕乏１ｍ上部よりボテンシャルが低くな
っており、この電界の傾斜により１ｇ！乏層２に入った
電子および９ラ層中で発生したα線による電子は空乏層
上部に移動し、ハイボテンシャルとなっている電荷蓄積
領域４に入りてし１う０この結果蓄積情報ｍ１ｍが蓄横
悄ｗａ″″０“に変ってし１９０すなわち５ ソフト１
ラーが生じる。
第３図は従来のスタティック型メモリセルの豐ｍ【示す
回路図である。ＷＪ３１ＷにおいてＭＯＳ ？ランジ
スタＴ、とＴ、が交差結合されてＳ？ り 、Ｒ＋ ｌ
Ｒ＊は負荷抵抗、’ｒ、、’ｒ、ＦＸ、トランスファー
ゲートである。このよ５なスタティック型メモリセルに
おいても１例えば図に点綴で示したようにトランジスタ
Ｔ、のドレイン領域にα線による電子が進入することに
よりｌ トランジスタＴ２の状態が反転するといり九α
線によるン７トエ２−に生じる。
回路図である。ＷＪ３１ＷにおいてＭＯＳ ？ランジ
スタＴ、とＴ、が交差結合されてＳ？ り 、Ｒ＋ ｌ
Ｒ＊は負荷抵抗、’ｒ、、’ｒ、ＦＸ、トランスファー
ゲートである。このよ５なスタティック型メモリセルに
おいても１例えば図に点綴で示したようにトランジスタ
Ｔ、のドレイン領域にα線による電子が進入することに
よりｌ トランジスタＴ２の状態が反転するといり九α
線によるン７トエ２−に生じる。
近年、メモリの集５ｕｉｊｏ同上に伴なって電荷蓄積領
域の容量が益々減少する傾向にあり、α線によるソ７ト
エ２−の関［に一層深刻になって来ているＯ αａｈメモリのパッケージの材料であるセラミック等に
含１れるつ２ン、トリウム、アメリシウム等の放射性物
質から一定の確率で放射され、これがメモリ内部に進入
してソフトエラーを起す・α線のエネルギは約９Ｍエレ
ク）０ンボルト１であり、このα線がメモリに進入する
こと【阻止するために従来は、８０ｔクロン程度のフェ
ス等の膜でメモリを被覆していた０しかしながら、上記
の如き厚い被５ｎｔ−設けることにより、パッケージ内
でガスが発生したｐ、メモリ内のワイヤがストレス【受
けて切断される等諸々の間層が生ずる。
域の容量が益々減少する傾向にあり、α線によるソ７ト
エ２−の関［に一層深刻になって来ているＯ αａｈメモリのパッケージの材料であるセラミック等に
含１れるつ２ン、トリウム、アメリシウム等の放射性物
質から一定の確率で放射され、これがメモリ内部に進入
してソフトエラーを起す・α線のエネルギは約９Ｍエレ
ク）０ンボルト１であり、このα線がメモリに進入する
こと【阻止するために従来は、８０ｔクロン程度のフェ
ス等の膜でメモリを被覆していた０しかしながら、上記
の如き厚い被５ｎｔ−設けることにより、パッケージ内
でガスが発生したｐ、メモリ内のワイヤがストレス【受
けて切断される等諸々の間層が生ずる。
α線によるソフトエ２−は、前述の如く１ｇ！乏層２中
のα線による電子がハイボテンシャル状態の電荷蓄積領
域４に進入することにより生じるので９ラ層２の幅が出
来る限り狭い橿α纏にょるソフトエラーは少なくなる。
のα線による電子がハイボテンシャル状態の電荷蓄積領
域４に進入することにより生じるので９ラ層２の幅が出
来る限り狭い橿α纏にょるソフトエラーは少なくなる。
このため、従来灯基板表向にｌｌＩ［の員いｐＨイオン
を注入して空乏層の幅【狭くしていたが＋ Ｎｆｑネル
ＭＯ８トランジスタの基板表面に注入できるＰ型イオン
の磯度に扛隈界がめる〇 （４）発明の目的 本発明の目的に、ａ述の従来技術に＄１−ける間趙にか
んがみ、基板表面に基板と反対導電型の拡散層【設け、
この拡散層【絶縁層により上下に分割するという構ａに
基づき、半導体装置においてα線によるソフトエラーの
発生【抑制することにある。
を注入して空乏層の幅【狭くしていたが＋ Ｎｆｑネル
ＭＯ８トランジスタの基板表面に注入できるＰ型イオン
の磯度に扛隈界がめる〇 （４）発明の目的 本発明の目的に、ａ述の従来技術に＄１−ける間趙にか
んがみ、基板表面に基板と反対導電型の拡散層【設け、
この拡散層【絶縁層により上下に分割するという構ａに
基づき、半導体装置においてα線によるソフトエラーの
発生【抑制することにある。
（５）発明の構成
上述の目的ｔ−達成するための不発明の要旨に８−導電
型の半導体基板、この基板の表面に形成された反対導電
型の拡散層、およびこの拡散層中に形成されており、こ
の拡散層【上下に分割する第１１２）絶縁層を真冑し０
分割された下側の拡散層は電源に接続されるようにした
こと１に％歓とする半導体装置にある・ 本発明の一態様によれば、上記の半導体装置は分ｌＩｌ
され虎上側の拡散層はｊＦＩ２の絶縁層を介して電極で
機われておｐ、拡散層にｌ１ｌＩ接したＭＯＳトランジ
スタｔｍえているダイナミック置メモリである。
型の半導体基板、この基板の表面に形成された反対導電
型の拡散層、およびこの拡散層中に形成されており、こ
の拡散層【上下に分割する第１１２）絶縁層を真冑し０
分割された下側の拡散層は電源に接続されるようにした
こと１に％歓とする半導体装置にある・ 本発明の一態様によれば、上記の半導体装置は分ｌＩｌ
され虎上側の拡散層はｊＦＩ２の絶縁層を介して電極で
機われておｐ、拡散層にｌ１ｌＩ接したＭＯＳトランジ
スタｔｍえているダイナミック置メモリである。
１６ｊ 発明の実總ガ
以下０本＠明の実ｍ５ｔ−図向によって詳述する。
第４ｂ？ｇｌａ）に本発明の一実總ガによる半導体装置
の平向図、１１１４ｆｌｌｉｂ）は屡４図（（転）ｏｙ
−ｙ硼断肉−１ｊ１４ ａｒＪ（ｃｌは第４１１（−の
Ｘ−Ｘ纏断肉図である。第４＆１ｌａＪなイシｔｏ）に
おいて、ＰＭ１半導半導体１１４１嵌０ Ｎ＋型拡散層ｌＯが形成されているｏ Ｎ Ｉｔ拡散層
１Ｇは例えば燐イオンを用いてｌないし２建クロンの深
さに形成されるｏ Ｎ １１拡散層ｌＯは尾４図（ｅＪ
かられかるように，絶縁層１１によってよ下の２つの層
１０１＆よび１０，に分割されてｉる。
の平向図、１１１４ｆｌｌｉｂ）は屡４図（（転）ｏｙ
−ｙ硼断肉−１ｊ１４ ａｒＪ（ｃｌは第４１１（−の
Ｘ−Ｘ纏断肉図である。第４＆１ｌａＪなイシｔｏ）に
おいて、ＰＭ１半導半導体１１４１嵌０ Ｎ＋型拡散層ｌＯが形成されているｏ Ｎ Ｉｔ拡散層
１Ｇは例えば燐イオンを用いてｌないし２建クロンの深
さに形成されるｏ Ｎ １１拡散層ｌＯは尾４図（ｅＪ
かられかるように，絶縁層１１によってよ下の２つの層
１０１＆よび１０，に分割されてｉる。
絶縁層１１はイオンインブランデージ■ンによｐ酸素を
拡散層ｌＯ内に所足のエネルギで打込み６拡散層１０の
中央部にあるシリコンと化学結合して形成され九ｓｉｏ
，属である。絶縁層１１は拡散層１０内の全体にわたっ
て形成場れるのではなく。
拡散層ｌＯ内に所足のエネルギで打込み６拡散層１０の
中央部にあるシリコンと化学結合して形成され九ｓｉｏ
，属である。絶縁層１１は拡散層１０内の全体にわたっ
て形成場れるのではなく。
ｊｌ１４ｔｌ！Ａ（ｅＪ訃よび（ｂＪかられかるように
．アイソレージ冒ン領域５の端部から拡散層１ｏの内部
に延伸してν先払散層１０の内地のアイソレージ１ン領
域１３で終端している０分割された拡散層の上＠ＣＯ拡
散層１Ｇ， の表面は絶縁層６Ｙｒ介して亀億用金属
層１２で榎ゎれている０金属層１２は電源ｖａａに接続
される。分１１！ｌされた下側の拡散層１０。
．アイソレージ冒ン領域５の端部から拡散層１ｏの内部
に延伸してν先払散層１０の内地のアイソレージ１ン領
域１３で終端している０分割された拡散層の上＠ＣＯ拡
散層１Ｇ， の表面は絶縁層６Ｙｒ介して亀億用金属
層１２で榎ゎれている０金属層１２は電源ｖａａに接続
される。分１１！ｌされた下側の拡散層１０。
ａＭ４図（ｂ）かられかるよりにアイソレージ冒ン領域
５とアイソレージ冒ン領域１３の閣で基板表面にνいて
電源Ｖｃ０に接続されている。基板１は負電圧電Ｏ１．
ｖｊｃＥＫ接続されてｂる０この構成により。
５とアイソレージ冒ン領域１３の閣で基板表面にνいて
電源Ｖｃ０に接続されている。基板１は負電圧電Ｏ１．
ｖｊｃＥＫ接続されてｂる０この構成により。
分割された拡散層の上側の拡散層１０， が電荷蓄積
＠塚となる。より詳しくは，金属層１２−絶縁層６−土
偶の拡散層１ ０， で＃！１のコンダンｆが形成さ
れ．上側の拡散層１０，−絶縁層１１−下側の拡散層１
０重 で！８２のコンデンサが形成される。
＠塚となる。より詳しくは，金属層１２−絶縁層６−土
偶の拡散層１ ０， で＃！１のコンダンｆが形成さ
れ．上側の拡散層１０，−絶縁層１１−下側の拡散層１
０重 で！８２のコンデンサが形成される。
金属層１２ｓ？よび下側拡散層１０，に電源電圧Ｖ．。
を印加すると，並夕１」接続された第１および第２のコ
ンデンサに電荷が蓄積される。電源電圧ｖｅｃが正電圧
であれば，上側拡散層１０， に電子が蓄積されるこ
とになる。
ンデンサに電荷が蓄積される。電源電圧ｖｅｃが正電圧
であれば，上側拡散層１０， に電子が蓄積されるこ
とになる。
第４図に示した半導体装置にα−が入射した場合，拡散
層１０，、１輌および基＆１内でａｒＪ述と同様に電子
−正孔対が発生する。しかしながら。
層１０，、１輌および基＆１内でａｒＪ述と同様に電子
−正孔対が発生する。しかしながら。
上側拡散層１０茸 には正の電源電圧■。。が印加され
ているため．その中の電子に電源Ｖｃｃに吸収される。
ているため．その中の電子に電源Ｖｃｃに吸収される。
従って．基＆ｌおよび下側拡散層１０，で発生した電子
はソ７トエ２−の１１１１［沓を起さない。
はソ７トエ２−の１１１１［沓を起さない。
Ｉた，上側拡散層１０，は極めて薄いので，そこで電子
−正孔対が発生するｔは極めて小である。
−正孔対が発生するｔは極めて小である。
さらに、 Ｉｔｌｉの如く．第４図の＃４成によりコン
デンサが並列接続され友ことと等１１１ｂなので，同一
面積で従来の２倍の容量のコンデンサが得られることに
なり，集積度が同上するという効果も得られるＯ ｅＪｓ図は本発明の他の実施例による半導体装置の構造
を示す断面図である。第５図に第１図の従来のグイナオ
ック型メモリセルに対応するもので６９、第ｉｌｌの電
荷蓄積領域４に替えて，９５図にνいては第４図に示し
たコンデンサを設は良。
デンサが並列接続され友ことと等１１１ｂなので，同一
面積で従来の２倍の容量のコンデンサが得られることに
なり，集積度が同上するという効果も得られるＯ ｅＪｓ図は本発明の他の実施例による半導体装置の構造
を示す断面図である。第５図に第１図の従来のグイナオ
ック型メモリセルに対応するもので６９、第ｉｌｌの電
荷蓄積領域４に替えて，９５図にνいては第４図に示し
たコンデンサを設は良。
第５図においては第４図ＩＣＩに相当するコンデンサの
断面がホされている。ＭＯＳ トランジスタの構成に
１４４１図と同様であり説明を省略する。
断面がホされている。ＭＯＳ トランジスタの構成に
１４４１図と同様であり説明を省略する。
第５図の半導体装置においても．下側拡散層１ ０、
内のα−により発生した電子がソフトエラー障害を起さ
ないこと．＆よび十−拡散１１１０□に＆ける電子−正
孔体の発生の確率か極めて小であることは容易に埋牌さ
れる。また、コンデンサ容量が従来の倍となってお９集
積度の同上が図れることも第４図の装置と同様である。
内のα−により発生した電子がソフトエラー障害を起さ
ないこと．＆よび十−拡散１１１０□に＆ける電子−正
孔体の発生の確率か極めて小であることは容易に埋牌さ
れる。また、コンデンサ容量が従来の倍となってお９集
積度の同上が図れることも第４図の装置と同様である。
ζらに，第５図の構成による付随的効果として．電荷蓄
積領域となる上側拡散層１０， が９乏層２と接する
山積が従来装置と比べて非常に少なくなっている恵め，
リーク電流が少なくなり，その粕釆ダイナミック蓋メモ
リセルに必要なリフレッシ１タイムが短縮されるという
効果も得られる。
積領域となる上側拡散層１０， が９乏層２と接する
山積が従来装置と比べて非常に少なくなっている恵め，
リーク電流が少なくなり，その粕釆ダイナミック蓋メモ
リセルに必要なリフレッシ１タイムが短縮されるという
効果も得られる。
（７）発明の詳細
な説明したように１本発明によれは．基板表向に基板と
反対導電型の拡散層ｔ−設け５この拡散層を絶縁層によ
り土工に分割したことにより．半導体装置に訃いて、α
−によるソフトエラーの発生が抑制されるばかりか、単
位面構当りの半４体容量が増大する次め集積度の同上を
図ることかで＊、さらにダイナきツク型メモリセルに適
用した場合、ＰＮ接合向槓が小さくなる為す７レツシ工
時間が短編されるという効果も祷られる。
反対導電型の拡散層ｔ−設け５この拡散層を絶縁層によ
り土工に分割したことにより．半導体装置に訃いて、α
−によるソフトエラーの発生が抑制されるばかりか、単
位面構当りの半４体容量が増大する次め集積度の同上を
図ることかで＊、さらにダイナきツク型メモリセルに適
用した場合、ＰＮ接合向槓が小さくなる為す７レツシ工
時間が短編されるという効果も祷られる。
なお、不発明は前述の実施例に限定されるものではなく
１種々の変形がＩｌ＋１餌である。例えばスタティック
型メモリについても同様に不発明を通用することが可能
である。
１種々の変形がＩｌ＋１餌である。例えばスタティック
型メモリについても同様に不発明を通用することが可能
である。
第１図は従来のターイナＺツク型メモリセルの構造【示
す断面図、４２図に第１図のメモリセルの等愉回路図、
＃！３図は従来のスタティック型メモリセルの要ｍ（ロ
）略図、第４図（ａＪは不発明の一実施例による半導体
装置の平ｙＩｒＪ図、第４図（ｂ）は第４図ｔａＪのＹ
−Ｙ＠断向図、第４ 凶（ｃ）ｔｌ 第４図（ａＪのＸ
−Ｘ＊断面凶、そして栗５゛°−に本発明の他の実施例
による半導体装置の１Ｍ造【示す断面図である０−にお
いて、ｌは半導体基板、２は９乏層、５はアインレーシ
１ン領域、６は杷一層、１ｏ１は上曽の拡散層、１０．
に下−の拡散層、１１框絶轍鳩、１２は金槁増、１３は
アイソレージ冒ン慣城をそれぞれ示す。 ％軒出願人 直十通株式会社 特許出顧代坤人 １士 肯木 朗 弁理士 西舘和之 ９ｆＭＡ士 内田辛男 弁理士 山 口 昭 之 （Ｃ） ち 弗５図 ２５７
す断面図、４２図に第１図のメモリセルの等愉回路図、
＃！３図は従来のスタティック型メモリセルの要ｍ（ロ
）略図、第４図（ａＪは不発明の一実施例による半導体
装置の平ｙＩｒＪ図、第４図（ｂ）は第４図ｔａＪのＹ
−Ｙ＠断向図、第４ 凶（ｃ）ｔｌ 第４図（ａＪのＸ
−Ｘ＊断面凶、そして栗５゛°−に本発明の他の実施例
による半導体装置の１Ｍ造【示す断面図である０−にお
いて、ｌは半導体基板、２は９乏層、５はアインレーシ
１ン領域、６は杷一層、１ｏ１は上曽の拡散層、１０．
に下−の拡散層、１１框絶轍鳩、１２は金槁増、１３は
アイソレージ冒ン慣城をそれぞれ示す。 ％軒出願人 直十通株式会社 特許出顧代坤人 １士 肯木 朗 弁理士 西舘和之 ９ｆＭＡ士 内田辛男 弁理士 山 口 昭 之 （Ｃ） ち 弗５図 ２５７
Claims (1)
- 【特許請求の範囲】 １、−導電量の半導体基板、蒙基破の表面に形成された
反対導電層の拡散層、ｅよび該拡散層中に形成されてｓ
？９． ［拡散層を上下に分割する第１ＯＳ縁層ｔＡ＊
Ｌ、ＩＫ分割された下伺の拡散層は電源に接続されるよ
うにしたことに特徴とする半導体装置。 ２、皺分割された上側の拡散層は第２のｅ緑層を介して
電極で覆われており、駅拡散鳩にｌｉＩ接したＭＯ８ト
ランジスタ七−えてなる特許請求の範囲Ｗ４１項紀叡の
牛導体装蓋。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56214809A JPS602780B2 (ja) | 1981-12-29 | 1981-12-29 | 半導体装置 |
| EP82306891A EP0083210B1 (en) | 1981-12-29 | 1982-12-23 | A semiconductor device which prevents soft errors |
| DE8282306891T DE3274508D1 (en) | 1981-12-29 | 1982-12-23 | A semiconductor device which prevents soft errors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56214809A JPS602780B2 (ja) | 1981-12-29 | 1981-12-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58125863A true JPS58125863A (ja) | 1983-07-27 |
| JPS602780B2 JPS602780B2 (ja) | 1985-01-23 |
Family
ID=16661876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56214809A Expired JPS602780B2 (ja) | 1981-12-29 | 1981-12-29 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0083210B1 (ja) |
| JP (1) | JPS602780B2 (ja) |
| DE (1) | DE3274508D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USH569H (en) | 1984-09-28 | 1989-01-03 | Motorola Inc. | Charge storage depletion region discharge protection |
| FR2667442B1 (fr) * | 1989-10-23 | 1995-02-10 | Commissariat Energie Atomique | Semi-conducteurs pour composants microelectroniques a haute resistance contre les radiations ionisantes. |
| JPH0821691B2 (ja) * | 1990-11-26 | 1996-03-04 | 三菱電機株式会社 | 半導体メモリセル |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5670657A (en) * | 1979-11-14 | 1981-06-12 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55156358A (en) * | 1979-05-25 | 1980-12-05 | Hitachi Ltd | Semiconductor memory device |
| JPS5619676A (en) * | 1979-07-26 | 1981-02-24 | Fujitsu Ltd | Semiconductor device |
| EP0030856B1 (en) * | 1979-12-13 | 1984-03-21 | Fujitsu Limited | Charge-pumping semiconductor memory cell comprising a charge-storage region and memory device using such a cell |
| JPS56107571A (en) * | 1980-01-30 | 1981-08-26 | Fujitsu Ltd | Semiconductor memory storage device |
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1981
- 1981-12-29 JP JP56214809A patent/JPS602780B2/ja not_active Expired
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1982
- 1982-12-23 DE DE8282306891T patent/DE3274508D1/de not_active Expired
- 1982-12-23 EP EP82306891A patent/EP0083210B1/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5670657A (en) * | 1979-11-14 | 1981-06-12 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0083210A2 (en) | 1983-07-06 |
| JPS602780B2 (ja) | 1985-01-23 |
| DE3274508D1 (en) | 1987-01-15 |
| EP0083210A3 (en) | 1983-12-07 |
| EP0083210B1 (en) | 1986-11-26 |
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