JPS63181460A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPS63181460A JPS63181460A JP62014518A JP1451887A JPS63181460A JP S63181460 A JPS63181460 A JP S63181460A JP 62014518 A JP62014518 A JP 62014518A JP 1451887 A JP1451887 A JP 1451887A JP S63181460 A JPS63181460 A JP S63181460A
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- JP
- Japan
- Prior art keywords
- region
- concentration
- buried insulator
- memory cell
- insulator region
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体メモリセルに関し、特に溝キャパシタを
用いた大容量のダイナミックランダムアクセスメモリ（
以下ＤＲＡＭと称す）に関するものである。
用いた大容量のダイナミックランダムアクセスメモリ（
以下ＤＲＡＭと称す）に関するものである。
従来の技術
大容量のＤＲＡＭを実現するためにはメモリキャパシタ
の微細化が重要な課題である。いわゆるメガピノ）ＤＲ
ＡＭ時代に突入して従来の平面キャパシタにかわって溝
キャパシタや積層キャパシタが使用されつつある。
の微細化が重要な課題である。いわゆるメガピノ）ＤＲ
ＡＭ時代に突入して従来の平面キャパシタにかわって溝
キャパシタや積層キャパシタが使用されつつある。
第２図ａは従来の溝キヤパシタ構造を用いたＤＲＡＭセ
ルの断面模式図である。ｐ型ンリコン基板１に溝が刻ま
れ、溝の中にはプレート電極２゜キャパシタ酸化膜３．
ｎ＋拡散領域４からなるキャパシタが形成されている。
ルの断面模式図である。ｐ型ンリコン基板１に溝が刻ま
れ、溝の中にはプレート電極２゜キャパシタ酸化膜３．
ｎ＋拡散領域４からなるキャパシタが形成されている。
この例ではメモリセルの選択用トランジスタの周囲の溝
内部にキャパシタを設けているため、溝の底部にセル間
分離のためのｐ＋分離領域６が形成されている。キャパ
シタに蓄積された電荷はセル選択用フード線ゲート６を
ＯＮすることによりピント線ｎ＋拡散領域γに導びかれ
、さらにビット線８を経由して読み出されてゆく。さら
にこの構造ではビット線ｎ＋拡散領域７とキャバ／りの
ｎ＋拡散領域４との間の絶縁分離のために埋込み絶縁物
領域９を設けている。
内部にキャパシタを設けているため、溝の底部にセル間
分離のためのｐ＋分離領域６が形成されている。キャパ
シタに蓄積された電荷はセル選択用フード線ゲート６を
ＯＮすることによりピント線ｎ＋拡散領域γに導びかれ
、さらにビット線８を経由して読み出されてゆく。さら
にこの構造ではビット線ｎ＋拡散領域７とキャバ／りの
ｎ＋拡散領域４との間の絶縁分離のために埋込み絶縁物
領域９を設けている。
第２図すは第２図ａのＤＲＡＭセルの等何回路を示して
いる。
いる。
この構造は先にも述べた様にセル間の分離領域とキャパ
シタを兼用しているためセルの微細化、ＤＲＡＭの高密
度化に極めて効果的である。また、部分埋込み絶縁物領
域９を設けているためビット線ｎ＋拡散領域７の空乏層
容量が低減され、ノイズマージンが大きくしかも高速読
出しに適した構造となっている。
シタを兼用しているためセルの微細化、ＤＲＡＭの高密
度化に極めて効果的である。また、部分埋込み絶縁物領
域９を設けているためビット線ｎ＋拡散領域７の空乏層
容量が低減され、ノイズマージンが大きくしかも高速読
出しに適した構造となっている。
発明が解決しようとする問題点
しかしながら従来例のセル構造を実際に適用した場合、
キャパシタのｎ＋拡散領域４とビット線ｎ＋拡散領域７
間のリーク電流が大きく、メモリ電荷の保持時間が短く
なシ実用的でないことが明らかとなった。これは主に次
の２点が原因であると推定されている。
キャパシタのｎ＋拡散領域４とビット線ｎ＋拡散領域７
間のリーク電流が大きく、メモリ電荷の保持時間が短く
なシ実用的でないことが明らかとなった。これは主に次
の２点が原因であると推定されている。
■ 埋込み絶縁物領域９とシリコン基板１間の界面準位
密度が大きく、この界面準位によって界面に沿うシリコ
ン領域がｎ型に弱反転し、第２図ａに示す様なリーク経
路１ｏができている。
密度が大きく、この界面準位によって界面に沿うシリコ
ン領域がｎ型に弱反転し、第２図ａに示す様なリーク経
路１ｏができている。
■ 埋込み絶縁物領域９が３００ｎｍ〜４００ｎｍの酸
化膜であるためビット線ｎ 拡散領域７が“高”レベル
にある場合にはｎ＋拡散領域７をゲート電極、埋込み絶
縁物領域９をゲート酸化膜とする寄生ＭＯ３トランジス
タができ、このためリーク経路１ｏのリーク電流が増大
する。
化膜であるためビット線ｎ 拡散領域７が“高”レベル
にある場合にはｎ＋拡散領域７をゲート電極、埋込み絶
縁物領域９をゲート酸化膜とする寄生ＭＯ３トランジス
タができ、このためリーク経路１ｏのリーク電流が増大
する。
問題点を解決するための手段
本発明は部分埋込み絶縁物領域を用いた溝キャパシタに
関して従来例に見られる様なメモリ保持時間が短いとい
う問題点に鑑みてなされたものである。すなわち、本発
明のメモリ装置では先に述べた■、■の対策として部分
埋込み絶縁物領域９の直下に高濃度のｐ型チャネルスト
ップ領域を設けている。
関して従来例に見られる様なメモリ保持時間が短いとい
う問題点に鑑みてなされたものである。すなわち、本発
明のメモリ装置では先に述べた■、■の対策として部分
埋込み絶縁物領域９の直下に高濃度のｐ型チャネルスト
ップ領域を設けている。
作 用
ｐ型チャネルストッパを設ける事によりリーク経路の閾
値■ＴＦが大きくなり、リーク電流が減少しメモリの保
持時間も実用のレベルのものとなった。
値■ＴＦが大きくなり、リーク電流が減少しメモリの保
持時間も実用のレベルのものとなった。
実施例
本発明の一実施例を第１図に示す。図中１から９迄は従
来例と同じである。部分埋込み絶縁物領域９は公知の酸
素イオン注入によりシリコン表面から約０．２μ深さの
ところに約３５０ｎｍ厚みのものを形成した。（例えば
Ｙ、 Ｏｍｕｒａ、 Ｓ。
来例と同じである。部分埋込み絶縁物領域９は公知の酸
素イオン注入によりシリコン表面から約０．２μ深さの
ところに約３５０ｎｍ厚みのものを形成した。（例えば
Ｙ、 Ｏｍｕｒａ、 Ｓ。
Ｎａｋａｓｈｉｍａ ａｎｄ Ｋ、Ｉｚｕｍｉ”Ａ ４
ｋｂＣＭＯ３／ＳＩＭＯＸ ＳＲＡＭ″、ｖＬＳＩシン
ポジウム（ＶＬＳＩ Ｓｙｍｐ ）、１９８５ ｐ
ｐ、２４−２５ ）この後、さらに埋込み絶縁物領域９
の底部にほぼ投射飛程が合う様、エネルギー１５Ｏ−２
００ｋｅＶ。
ｋｂＣＭＯ３／ＳＩＭＯＸ ＳＲＡＭ″、ｖＬＳＩシン
ポジウム（ＶＬＳＩ Ｓｙｍｐ ）、１９８５ ｐ
ｐ、２４−２５ ）この後、さらに埋込み絶縁物領域９
の底部にほぼ投射飛程が合う様、エネルギー１５Ｏ−２
００ｋｅＶ。
ドーズ量２ Ｘ １０’シ冒程度でホウ素イオン注入を
行なった。熱処理後、ｐ＋チャネルストップ領域１１の
濃度はＩ Ｘ １０”ｏｎ−’程度であった。ｐ＋チャ
ネルストップ領域１１の濃度は５×１０１６−５×１０
”／ｃｙｆ程度が望ましい。濃度が高すぎるとｎ＋拡散
領域４との逆方向耐圧が低下し、また低すぎると寄生Ｍ
Ｏ８の閾値”ＴＦが低くなｌ−り電流が大きくなってし
まうからである。
行なった。熱処理後、ｐ＋チャネルストップ領域１１の
濃度はＩ Ｘ １０”ｏｎ−’程度であった。ｐ＋チャ
ネルストップ領域１１の濃度は５×１０１６−５×１０
”／ｃｙｆ程度が望ましい。濃度が高すぎるとｎ＋拡散
領域４との逆方向耐圧が低下し、また低すぎると寄生Ｍ
Ｏ８の閾値”ＴＦが低くなｌ−り電流が大きくなってし
まうからである。
なお、実施例ではシリコン基板はｐ型であるとしたがＮ
型を用いてメモルセルをｐ−ｗｅｌｌ 中に形成する
場合にも適用できることは明らかである。
型を用いてメモルセルをｐ−ｗｅｌｌ 中に形成する
場合にも適用できることは明らかである。
発明の効果
以上のように本発明によれば適切な濃度のｐ＋チャネル
ストップ領域１１を設ける事により保持時間が長くかつ
ノイズマージンの大きいＤＲＡＭメモリセルが実現でき
る。
ストップ領域１１を設ける事により保持時間が長くかつ
ノイズマージンの大きいＤＲＡＭメモリセルが実現でき
る。
第１図は本発明の一実施例における溝キャパシタ構造Ｄ
ＲＡＭセルを示す断面図、第２図ａは従来の溝キャパシ
タ構造ＤＲＡＭセルの断面図、第２図すはその等価回路
図である。 １・・・・・・シリコン基板、２・・・・・・プレート
電極、３・・・・・・キャパシタ酸化膜、４・・・・・
・ｎ＋拡散領域、７・・・・・・ビット線ｎ＋拡散領域
、９・・・・・・部分埋込み絶縁物領域、１１・・・・
・・ｐ＋チャネルストップ領域。
ＲＡＭセルを示す断面図、第２図ａは従来の溝キャパシ
タ構造ＤＲＡＭセルの断面図、第２図すはその等価回路
図である。 １・・・・・・シリコン基板、２・・・・・・プレート
電極、３・・・・・・キャパシタ酸化膜、４・・・・・
・ｎ＋拡散領域、７・・・・・・ビット線ｎ＋拡散領域
、９・・・・・・部分埋込み絶縁物領域、１１・・・・
・・ｐ＋チャネルストップ領域。
Claims (2)
- （１）シリコン基板表面に設置された溝キャパシタと、
前記溝キャパシタに接して形成された部分埋込み絶縁物
領域と、前記埋込み領域上に形成されかつ前記溝キャパ
シタから前記埋込み絶縁物領域直下に接して設けられた
ｐ型チャネルストップ領域により電気的に絶縁分離され
たｎ型拡散領域とを有してなる半導体メモリセル。 - （２）ｐ型チャネルストップ領域のキャリア濃度が５×
１０＾１＾６〜５×１０＾１＾７ｃｍ＾−＾３の範囲内
である特許請求の範囲第１項に記載の半導体メモリセル
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62014518A JPS63181460A (ja) | 1987-01-23 | 1987-01-23 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62014518A JPS63181460A (ja) | 1987-01-23 | 1987-01-23 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63181460A true JPS63181460A (ja) | 1988-07-26 |
Family
ID=11863316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62014518A Pending JPS63181460A (ja) | 1987-01-23 | 1987-01-23 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63181460A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0245973A (ja) * | 1988-08-08 | 1990-02-15 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| EP0599506A1 (en) * | 1992-11-27 | 1994-06-01 | International Business Machines Corporation | Semiconductor memory cell with SOI MOSFET |
-
1987
- 1987-01-23 JP JP62014518A patent/JPS63181460A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0245973A (ja) * | 1988-08-08 | 1990-02-15 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| EP0599506A1 (en) * | 1992-11-27 | 1994-06-01 | International Business Machines Corporation | Semiconductor memory cell with SOI MOSFET |
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