KR100250685B1 - 이중확산 방식을 사용한 디램용 셀 트랜지스터 제조방법 - Google Patents

이중확산 방식을 사용한 디램용 셀 트랜지스터 제조방법 Download PDF

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Abstract

본 발명은 이중 확산 방식을 사용한 디램(DRAM)용 셀 트랜지스터 제조 방법에 있어서, 이중 확산 방식을 사용한 디램(DRAM)용 셀 트랜지스터 P형 반도체 기판 상에 게이트 산화막과 게이트 전극을 형성하는 단계; 저장 노드 부분만을 노출시켜 p+불순물을 주입하여 p+확산 영역을 형성하는 단계; 및 상기 게이트 전극 측벽에 스페이서를 형성하고 n+불순물을 상기 p+확산영역 내부와 비트라인 콘택이 이루어질 부위에 주입하는 단계를 포함하여 이루어진다.

Description

이중 확산 방식을 사용한 디램용 셀 트랜지스터 제조 방법
제1도는 종래의 트랜지스터 단면도,
제2도는 제1도의 A-A'선을 따른 트랜지스터의 불순물 분포도,
제3도는 본 발명에 따른 트랜지스터 단면도,
제4도는 제3도의 A-A'선을 따른 트랜지스터의 불순물 분포도.
* 도면의 주요부분에 대한 부호의 설명
1 : 게이트 전극 2 : 비트 라인 콘택
3 : 저장 노드 콘택 4 : 필드산화막
5, 6 : p-확산 영역 7 : p형 반도체 기판(p웰)
8 : p+확산 영역
A : 문턱 전압 조절을 위한 불순물 주입과 펀치쓰로우 방지용 불순물 주입을 실시한 경우의 불순물 분포도
B : 문턱 전압 조절을 위한 불순물 주입과 펀치쓰로우 방지용 불순물 주입을 하지 않을 경우의 불순물 분포도
본 발명은 DRAM에 적용할 수 있는 트랜지스터에 관한 것으로, 특히 이중 확산 방식을 사용한 디램용 셀 트랜지스터 제조 방법에 관한 것이다.
소자의 고집적화에 따라 DRAM(Dynamic Random Access Memory)용 셀(cell)에 사용되는 패스(pass)트랜지스터의 채널 길이가 점점 작아져 마이크론급 단위 이하로 트랜지스터가 제작되고 있다.
이처럼 작은 채널 길이를 갖는 트랜지스터는 DIBL(Drain Induced Barrier Lowering), 펀치쓰로우(Punchthrough) 등의 단채널 효과(Short Channel Effect)에 의해 그 성능이 크게 저하되는데, 이를 방지하기 위하여 종래 기술은 문턱 전압 조절을 위한 불순물 주입이나, 펀치쓰로우 방지를 불순물을 반도체 기판 깊숙한 곳에 주입, 혹은 이들 두 가지 방법을 모두 병행하여 사용한다.
또한 셀의 리프레쉬(refresh) 특성을 개선하기 위하여 셀 지역만의 별도의 얕은 불순물 주입(Shallow Implantation)을 실시한다.
종래의 방법에 의해 제작된 셀 트랜지스터를 제1도를 참조하여 살펴본다. 도면에서 1은 게이트 전극, 2는 비트 라인 콘택, 3은 저장 노드 콘택, 4는 필드산화막, 5, 6은 p-확산 영역, 7은 p형 반도체 기판(p웰)을 각각 나타낸다.
제1도에 도시된 바와 같이 종래의 트랜지스터는 형성 방법은 p형 반도체 기판 상에 게이트 산화막과 게이트 전극(1)을 형성한 후, 문턱전압을 조절하기 위하여 반도체 기판의 상대적으로 얕은 부분에 불순물을 주입하여 p-확산 영역(5)을 형성하고, 펀치쓰로우 방지를 위해 불순물을 반도체 기판 깊숙한 곳에 주입하여 p-확산 영역(6)을 형성하는 과정을 포함하여 이루어진다.
제2도는 상기 제1도의 A-A' 단면을 따른 불순물 농도 분포를 나타낸 것이다. 도면에서 A는 문턱 전압 조절을 위한 불순물 주입과 펀치쓰로우 방지용 불순물이 주입을 실시한 경우의 불순물 분포도를, B는 문턱 전압 조절을 위한 불순물 주입과 펀치쓰로우 방지용 불순물 주입을 하지 않은 경우의 불순물 분포도를 각각 나타낸다.
도시한 바와 같이 반도체 표면 부근과 소오스 및 드레인 접합 깊이 부근엣 상대적으로 높은 불순물 주입 농도를 갖는 볼록한 부분이 생기는데, 이 부분이 n+소오스/드레인 확산 부분과 접합되면서 큰 접합 캐패시터를 만들어 준게 된다.
그 결과 셀의 비트 라인 캐패시턴스를 크게 증가 시키게 된다. 참고로, 비트 라인의 접합 캐패시턴스는 전체 비트 라인 캐패시턴스의 절반 정도의 값을 갖는다. 이렇게 증가된 비트 라인 캐패시턴스는 DRAM용 셀에 있어서, 데이터 읽기시 센싱 마진(sensing margin)을 줄어들게 하는 문제점이 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 비트 라인 캐패시턴스를 낮추어 DRAM 소자의 읽기 및 센싱 마진을 줄여 DRAM 소자의 성능을 향상시킬 수 있는 이중 확산 방식을 사용한 디램용 셀 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 이중 확산 방식을 사용한 디램(DRAM)용 셀 트랜지스터 제조 방법에 있어서, P형 반도체 기판 상에 게이트 산화막과 게이트 전극을 형성하는 단계; 저장 노드 부분만을 노출시켜 p+불순물을 주입하여 p+확산 영역을 형성하는 단계; 및 상기 게이트 전극 측벽에 스페이서를 형성하고 n+불순물을 상기 p+확산 영역 내부와 비트 라인 콘택이 이루어질 부위에 주입하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면 제3도 및 제4도를 참조하여 본 발명에 따른 일실시 예를 상세히 설명한다. 도면에서 1은 게이트 전극, 2는 비트라인 콘택, 3은 저장 노드 콘택, 4는 필드산화막, 5, 6은 p-확산 영역, 7은 p형 반도체 기판(p웰), 8은 p+확산 영역을 가각 나타낸다.
본 발명에서는 저장 노드 전극 부분에만 이중 확산 방식을 적용하여 원하는 셀 트랜지스터 특성을 얻고자 하는 것으로 다음과 같이 이루어진다.
먼저, 폴리실리콘으로 게이트 전극(1)을 형성하고 저장 노드 부분만을 노출시키는 마스크로 p+불순물을 주입하여 p+확산 영역(8)을 형성한 후, 스페이서를 형성한다. 자기정렬 방식으로, 상기 게이트 전극(1)을 이온 주입방지막으로 n+불순물을 상기 p+확산 영역(8) 내부와 비트 라인 콘택(2)이 이루어질 부위에 얕게 주입한다. 이때 형성되는 n+확산층은 비트 라인 확산과 저장 노드 확산을 형성하게 된다.
이때, 비트 라인 확산은 불순물 농도가 비교적 낮은 p형 기판(또는 p웰)과 접합을 형성하며, 저장노드 확산과 문턱전압, 펀치쓰로우 마진, 오프 상태에서의 누설 전류 등의 트랜지스터 특성은 p+확산의 불순물 분포의 적절한 조정을 통해 얻을 수 있다.
따라서, 본 발명의 결과 셀 트랜지스터 특성은 그대로 유지하면서 비트 라인 접합의 접합 캐패시턴스를 줄일 수 있으므로, 더 큰 센싱 마진을 얻을 수 있는 장점이 있으며, 한편, 저장 노드 확산 쪽에서는 p+과 접합을 이루므로 저장 노드 접합의 접합 캐패시턴스가 크게 증가하는데, 이는 셀 캐패시턴스를 증가시켜 이 또한 센싱 마진을 늘리는데 도움이 된다.

Claims (1)

  1. 이중 확산 방식을 사용한 디램(DRAM)용 셀 트랜지스터 제조 방법에 있어서, P형 반도체 기판 상에 게이트 산화막과 게이트 전극을 형성하는 단계; 저장 노드 부분만을 노출시켜 p+불순물을 주입하여 p+확산 영역을 형성하는 단계; 및
    상기 게이트 전극 측벽에 스페이서를 형성하고 n+불순물을 상기 p+확산 영역 내부와 비트라인 콘택이 이루어질 부위에 주입하는 단계를 포함하여 이루어지는 이중 확산 방식을 사용한 디램(DRAM)용 셀 트랜지스터 제조 방법.
KR1019920027349A 1992-12-31 1992-12-31 이중확산 방식을 사용한 디램용 셀 트랜지스터 제조방법 KR100250685B1 (ko)

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