KR930008903B1 - 디램 셀 내 모스패트 제조방법 - Google Patents
디램 셀 내 모스패트 제조방법 Download PDFInfo
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Abstract
내용 없음.
Description
제 1 도는 종래의 공정단면도.
제 2 도와 제 3 도는 본 발명의 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 게이트산화막
3 : 폴리실리콘 4 : 측벽
본 발명은 디램 셀 내 모스패트(MOSFET) 제조방법에 관한것으로 특히 소오스, 드레인을 n-층으로만 제조하여 고집적 디램의 리프레시(Refresh)특성을 향상시키기에 적당하도록 한 것이다. 종래에는 셀 내모스패트를 제조하거나 주변회로의 모스패트를 제조하기 위하여 제 1a 도와 같이 p형 기판(1)위에 게이트산화막(2)과 폴리실리콘(3)을 형성하여 이 폴리실리콘(3)을 패터닝(Patterning)하므로 게이트를 형성한후 n-이온을 주입하였다.
그리고 (b)와 같이 측벽(Sidewall)(4)을 형성하고 n+이온을 주입하므로 측벽(4)바로 밑부분에만 n-이온이 주입되고 나머지 부분에는 n+이온이 주입되는 LDD(Lightly Doped Drain)구조를 이루게 하였다.
그러나, 상기와 같은 종래 기술에 있어서는 n+이온주입이 As, 80 kev, 4∼5 E 15의 고에너지에 고농도를 주입하기 때문에 실리콘기판이 손상을 입기가 쉬우며 이후 900℃이상의 고온 열처리를 해야 실리콘을 회복시킬수 있으니 고집적 메모리에서는 게이트 채널 길이가 짧아 한계가 있다.
또한, 900℃ 이하의 저온 열처리에는 실리콘 손상이 완전히 제거되지 않으므로 누설 전류가 발생되어 셀의 커패시터에 저장된 전하가 빠져나가 리프레시 불량등의 문제를 가져온다.
본 발명은 이와같은 종래의 문제점을 해결하기 위한 것으로 셀 내 모스패트의 소오스, 드레인 형성시 n-이온만 주입되게 하여 n+이온주입에 의한 실리콘 기판의 손상을 방지하고자 하는데 그 목적이 있다. 이와같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면 제 2 도와 제 3 도에 의하여 상세히 설명하면 다음과 같다. 먼저 셀 내 모스패트 형성공정을 나타낸 제 2a 도와 주변회로 모스패트 형성공정을 나타낸 제 3a 도는 p형 기판(1)위에 게이트 산화막(2)과 폴리실리콘(3)을 형성하고 이 폴리실리콘(3)을 패터닝하여 게이트를 형성한 후 n-이온을 주입하는 공정이 같다.
다음에 측벽(4)을 형성한후 제 3b 도와 같이 주변회로 모스패트의 경우는 n+이온을 주입하여 n-,n+층이 형성된 LDD구조를 이루지만 셀내 모스패트의 경우인 제 2b 도는 P/R(Photoresist)(도시하지 않음)을 마스크로 하여 n+이온주입시 n+이온이 주입되지 않게하므로 기판(1)에 n-층만 형성되게 한다.
이상에서 설명한 바와같은 본 발명은 디램 셀내 모스패트의 경우 n+이온 주입시 마스킹을 하여 소오스, 드레인을 n-층으로만 형성시키므로써 n+이온주입의 고농도, 고에너지에 의한 실리콘 손상을 제거할수 있어 누설전류를 방지할 수 있으므로 안정된 리프레시 특성을 얻을 수 있는 효과가 있다.
Claims (1)
- 기판의 셀영역과 주변회로영역에 게이트 산화막, 다결정실리콘을 형성하고 다결정실리콘을 패터닝하여 게이트를 형성한후 소오스/드레인 형성을 위한 저농도를 불순물을 주입하는 공정과, 결과물상에 포토레지스트를 도포한후 상기 주변회로영역을 노출시켜 주변회로영역의 소오스/드레인에 고농도 불순물을 주입하는 공정을 포함하는 것을 특징으로 하는 디램 셀 내 모스패트 제조방법.
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| KR920013591A KR920013591A (ko) | 1992-07-29 |
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1990
- 1990-12-18 KR KR1019900020952A patent/KR930008903B1/ko not_active IP Right Cessation
Also Published As
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| KR920013591A (ko) | 1992-07-29 |
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