KR100350754B1 - 메모리셀트랜지스터를구비한반도체장치및그제조방법 - Google Patents

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Abstract

게이트전극이 P-형 반도체 기판상의 메모리셀영역과 그 주변회로영역에 각각 형성된다. 주변회로영역에서, 비소 이온을 포함하는 N-확산층이 기판의 표명상에 형성된다. N- 확산층의 농도보다 더욱 높은 농도로 비소 이온을 포함하는 N+확산층이 N-확산층보다 더 좁은 영역에서, N-확산층의 표면에 형성된다. 이것에 의하여, 저농도로 도핑된 소오스 및 드레인 영역을 가지는 NMOS 트랜지스터가 형성된다. 한편, 메모리셀 영역에서, N+확산층의 농도보다 더 낮은 농도로 인 이온을 포함하는 N-확산층이 기판의 표면에 형성된다. 이것에 의하여 메모리셀 트랜지스터가 형성된다.

Description

메모리셀 트랜지스터를 구비한 반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE WITH MEMORY CELL TRANSISTOR AND FABRICATION PROCESS THEREOF}
본 발명은 다이나믹 랜덤-억세스 메모리(DRAM)에 적용가능한 메모리셀 트랜지스터를 구비한 반도체장치 및 그 제조방법에 관한 것이다.
최근에, DRAM의 패키지 밀도의 증가에 따라, 반도체소자의 크기의 감소가 제안되고 있다. 그러나, DRAM이 금속산화물 반도체(MOS) 트랜지스터로 이루어질 때, 소자의 크기의 감소와 관련한 게이트의 길이의 단축화를 위한 쇼트채널효과 때문에 다양한 문제가 야기될 수 있다.
즉, MOS 트랜지스터의 게이트 길이가 짧아질 때, 채널영역에서의 필드강도가 드레인의 부근에서 핫 캐리어를 발생하는 쇼트채널효과 때문에 증가된다. 핫 캐리어가 게이트 산화물층에서 트랩되거나 또는 표면레벨을 발생시킬 때, 문턱전압의 변동, 상호 컨덕턴스의 저하 등이 반도체장치의 특성의 열화의 원인이 된다. 핫 캐리어 때문에 특성의 열화를 방지하기 위하여, 저농도 N-불순물 확산층이 저농도 N-불순물 확산층보다 더 높은 불순물 농도를 가지는 N+불순물 확산층으로부터 파생하는 위치에 형성되는 저농도로 도핑된 드레인(lightly doped drain; LDD) 구조의 MOS 트랜지스터가 예전부터 채용되어왔다. LDD 구조에서 저농도 N-불순물 확산영역은 핫 캐리어의 발생을 억제하기 위하여 필드 강도를 낮추기에 적당한 PN 접합의 접합기울기를 만드는 효과를 가진다.
한편, DRAM 에서, 메모리셀의 커패시터에 축적된 신호전하는 특정 기간이 경과하는 동안, 누설전류 등과 같은 장애에 의하여 상실될 수 있다. 따라서, 데이터의 저장을 유지하기 위하여, 각 메모리셀의 저장된 정보를 규칙적으로 갱신하기 위한 리프레쉬 동작이 필요하다. 리프레쉬 동작은 메모리셀의 커패시터에서의 신호전하를 유지하기 위한 주기보다 더욱 짧은 시간간격에서 시행되어야 한다. 따라서, 리프레시 동작의 수는 신호전하를 유지하기 위하여 더 짧은 주기에서 증가된다.
이전부터, 커패시터의 용량은 충분히 컸고, 커패시터로부터의 누설전류의 발생에 의하여 야기되는 신호전하의 손실은 주기가 신호전하를 유지하기 위하여 역으로 영향을 받지는 않았다.
그러나, 최근에 DRAM의 패키지 밀도의 증가와 소자의 크기의 감소와 관련하여, 커패시터의 용량이 낮아지기 때문에 누설전류의 발생에 의하여 야기되는 신호전하의 손실이 신호전하를 유지하기 위한 기간에 심각한 영향을 끼칠 수 있다. 즉, 커패시터의 용량이 낮아지면, 신호전하를 유지하기 위한 기간이 리프레쉬 동작의 수를 증가시키는 문제점을 해결하기 위하여 짧아진다.
그래서, 일본 특허공고공보 평성 3-204969호에서 쇼트채널효과 때문에 반도체장치의 특성의 열화를 방지할 수 있는 반도체장치가 개시된다.
도 1a 내지 도 1e 는 연속적인 순서로, 반도체장치의 종래의 제조공정의 처리단계를 도시하는 도이다. 도 1a 에 도시된 것처럼, 먼저 장치격리층(2)이 P-형 반도체 기판의 표면에 선택적으로 형성된다. 이것에 의하여, 복수의 소자영역(3)이 기판(1)상의 메모리셀 영역(102)과 주변회로영역(101)에서 한정된다. 다음에, 산화물층과 다결정 실리콘층이 소자영역의 표면상에서 연속적으로 형성된다. 그러면, 산화물층 및 다결정 실리콘층이 주변회로영역(101)상에 게이트 산화물층(27a)과 게이트 전극(4a)을 형성하기 위하여 포토리소그래픽 기술과 건식에칭 기술을 사용하여 패턴된다. 이것과의 결합하여, 게이트 산화물층(27b)과 게이트 전극(4b)이 메모리셀 영역(102)에 형성된다.
이어서, 도 1b 에 도시된 것처럼, 인 이온이 저농도 N-확산층(5)을 형성하기 위하여 마스크로서 게이트전극(4a 및 4b)을 유치하여 기판(1)의 표면에 주입된다.
그러면, 도 1c 에 도시된 것처럼, 800℃의 온도에서, 예를 들어 실리콘 산화물층(HTO 층)이 약 1000 내지 2000Å의 두께로 기판(1)의 표면상에서 성장된다. 그후에, 측벽층(6a 및 6b)이 이방성 에칭에 의하여 실리콘 산화물층을 선택적으로 제거하여 게이트전극(4a 및 4b)의 측면상에서 형성된다.
그후에, 도 1d 에 도시된 것처럼, 저항층이 기판(1)의 표면상에서 형성된다. 그러면, 주변회로영역(101)에서의 저항층은 저항마스크(7)를 형성하기 위하여 포토리소그래픽 기술을 이용하여 제거된다. 그후에, 비소 이온이 50keV의 주입에너지와 약 1 x 1015(atoms/㎠)의 도우즈양으로, 예를 들어 주변회로영역(101)에서의 저항마스크(7), 게이트전극(4a) 및 측벽층(6a)을 마스크로 취하여 기판의 표면에 주입된다. 그렇게 함으로써, 고농도 N+확산층(8)이 주변회로영역(101)에만 형성된다.
이어서, 도 1e 에 도시된 것처럼, 저항마스크(7)가 제거된다. 이것에 의하여, LDD 구조의 NMOS 트랜지스터(9)가 주변회로영역(101)에 형성되고 N-형 메모리셀 트랜지스터가 메모리셀 영역에 형성된다.
위에서 기술된 것처럼 구성된 반도체장치에서, 메모리셀 트랜지스터의 소오스-드레인 영역이 저 불순물 농도를 가지는 N-확산층(5)을 가지고 형성된다. 그래서, 필드강도를 감소시키는 뛰어난 효과가 얻어질 수 있다. 이것에 의하여 커패시터에 축적된 신호전하의 손실이 방지될 수 있다.
그와 같은 종래의 반도체장치에서, NMOS 트랜지스터(9)의 N-확산층(5)과 메모리셀 트랜지스터(10)의 N-확산층(5)은 동일한 종류의 이온과 동일한 농도를 가지고 구성된다. N-확산층을 형성하는 이온으로서, 인 이온과 비소 이온이 사용될 수 있다. 일반적으로, 적당한 N-농도 프로파일과 드레인 근처에서 필드강도의 적당한 변형을 가지는 인 이온이 사용된다.
그러나, 고 확산계수를 가지는 인 이온의 이온 주입에 의하여 형성되는 N-확산층(5)을 가지는 NMOS 트랜지스터(9)에서, 열처리가 후속처리에서 활성화를 위하여 수행될 때, N-확산층(5)은 열확산을 일으킨다. 따라서, 쇼트채널효과는 게이트 길이를 짧게 하는 것이 어렵게 하도록 하기 위하여 문턱전압의 현저한 하강을 일으키기 위하여 충분히 크게된다. 이것에 의하여, 반도체소자의 크기의 감소가 반도체장치의 패키지 밀도를 증가시키는데 장애가 되도록 할 수 없다.
한편, 메모리셀 트랜지스터(10)의 N-확산층(5)이 비소 이온을 사용하여 형성될 때, 농도 프로파일이 필드강도의 현저한 변화를 일으키도록 가파르게된다. 이것에 의하여 신호전하의 손실이 증가한다. 따라서, 메모리셀 영역(102)에서, 신호전하를 유지하는 특성의 저하 문제가 야기될 수 있다.
본 발명의 목적은 메모리셀에서의 신호전하의 손실을 방지할 수 있으며 장치의 구동성능을 향상시키기 위하여 쇼트채널효과에 의하여 야기되는 반도체장치의 특성의 열화를 방지할 수 있는 메모리셀 트랜지스터를 구비한 반도체장치 및 그 제조방법을 제공하는 것이다.
본 발명의 제 1 측면에 따라, 메모리셀 트랜지스터를 구비한 반도체장치는 반도체기판, 반도체기판상에 형성되는 N-채널 트랜지스터 및 반도체기판상에 형성되는 메모리셀 트랜지스터를 가진다. N-채널 MOS 트랜지스터는 저농도로 도핑된 소오스 및 드레인 구조를 가진다. 저농도로 도핑된 소오스 및 드레인 구조는 비소를 포함하는 제 1 N-확산층 및 제 1 N-확산층의 농도보다 더욱 높은 농도로 비소를 포함하는 N+확산층으로 이루어진다. 메모리셀 트랜지스터는 소오스 및 드레인 영역을 포함한다. 소오스 및 드레인 영역은 N+확산층보다 더욱 낮은 농도로 인을 포함하는 제 2 N-확산층으로 이루어진다.
본 발명의 제 2 측면의 메모리셀 트랜지스터를 구비한 반도체장치에 따라, N-채널 MOS 트랜지스터의 저농도로 도핑된 소오스 및 드레인 구조는 인과 비소를 포함하는 제 1 N-확산층 및 제 1 N-확산층 의 농도보다 고 농도로 비소를 포함하는 N+확산층으로 이루어진다. 메모리셀 트랜지스터의 소오스 및 드레인 영역은 제 1 N- 확산층의 농도와 동일한 인 농도로 인을 포함하는 제 2 N-확산층으로 이루어진다.
제 1 N-확산층과 제 2 N-확산층에서의 인 이온은 1×1013내지 1.5×1013(atoms/㎠)의 도우즈양에서 이온주입될 수 있다.
본 발명의 제 3 측면의 메모리셀 트랜지스터를 구비한 반도체장치에 따라, N-채널 MOS 트랜지스터는 소오스 및 드레인 영역을 가진다. 소오스 및 드레인 영역은 비소를 포함하는 N+확산층으로 이루어진다. 메모리셀 트랜지스터의 소오스 및 드레인 영역은 N+확산층보다 낮은 농도로 인을 포함하는 N-확산층으로 이루어진다.
본 발명의 이러한 실시예들에서, N-채널 MOS 트랜지스터는 게이트전극 및 게이트전극의 측면상에 형성되는 측벽층을 가진다. 이 경우에, N+확산층은 측벽층 아래에는 형성되지 않는다.
본 발명의 제 4 측면에 따라, 메모리셀 트랜지스터를구비하는 반도체장치의제조방법은 반도체기판상의 메모리셀영역과 주변회로영역에 게이트전극을 형성하는 단계를 각각 포함한다. 다음에, 메모리셀영역을 노출시키고 주변회로영역을 덮는 제 1 저항마스크가 반도체기판상에 형성된다. 그러면, 인 이온이 메모리셀영역에서의 반도체기판의 표면에 제 1 N-확산층을 형성하기 위하여, 메모리셀영역에서의 제 1 저항마스크와 게이트전극을 마스크로 하여 이온주입된다. 연속하여, 주변회로영역을 노출시키며 메모리셀영역을 덮는 제 2 저항마스크가 반도체기판상에 형성된다. 그러면, 비소 이온이 주변회로영역에서의 반도체기판의 표면에 제 2 N-확산층을 형성하기 위하여, 주변회로영역에서의 제 2 저항마스크와 게이트전극을 마스크로 하여 이온주입된다. 그후에, 비소 이온은 제 2 N-확산층의 표면에서 N+확산층을 형성하기 위하여 주변회로영역에서의 제 1 N-확산층과 제 2 N-확산층의 농도보다 높은 농도로 이온주입된다.
본 발명의 제 5 측면의 메모리셀 트랜지스터를 구비한 반도체장치에 따라, 본 발명에 따른 제조방법은 반도체기판상의 메모리셀영역과 주변회로영역에서 각각 게이트전극을 형성하는 단계를 포함한다. 그리고 나서, 인 이온이 반도체기판의 표면에서 제 1 N-확산층을 형성하기 위하여, 게이트전극을 마스크로하여 이온주입된다. 그리고 나서, 비소 이온이 주변회로영역에서 제 1 N-확산층의 표면에서 제 2 N-확산층을 형성하기 위하여, 마스크로서 주변회로영역에 이온주입된다. 연속하여, 제 1 N-확산층과 제 2 N-확산층의 농도보다 높은 농도를 가지는 비소 이온이 제 2 N-확산층의 표면에서 N+확산층을 형성하기 위하여 주변회로영역에 이온주입된다.
본 발명의 반도체장치의 이러한 제조방법에서, 제 2 N-확산층을 형성하는 단계와 N+확산층을 형성하는 단계사이에서 주변회로영역에 게이트전극의 측면상에 측벽층을 형성하는 단계를 더 포함한다.
본 발명의 제 6 측면의 메모리셀 트랜지스터를 구비한 반도체장치에 따라, 반도체기판상의 메모리셀영역과 주변회로영역에 게이트전극을 형성하는 단계를 포함한다. 다음에, 인 이온이 메모리셀영역에서 반도체기판의 표면에 N-확산층을 형성하기 위하여, 메모리셀영역에 이온주입된다. 그후에, N-확산층의 농도보다 높은 농도를 가지는 비소 이온이 주변회로영역에서 반도체기판의 표면에서 N+확산층을 형성하기 위하여, 주변회로영역에 이온주입된다.
본 발명에서, 메모리셀 트랜지스터의 소오스 및 드레인영역은 인 이온이 주입된 N-확산층을 가지고 형성된다. 따라서, 메모리셀 트랜지스터의 소오스 및 드레인영역의 농도 프로파일은 드레인의 근처에서 필드강도의 변화가 적절하도록 완만하게된다. 그래서, 메모리셀 트랜지스터의 커패시터에 축적된 신호전하의 손실은 성공적으로 방지될 수 있다.
한편, N-채널 MOS 트랜지스터의 소오스 및 드레인 영역은 비소 이온을 포함하는 확산층을 가진다. 비소 이온은 인보다 더욱 낮은 확산계수를 가지며, 그것이 쇼트채널효과 기인한 반도체장치의 특성의 열화를 방지한다. 또한, 비소 이온을 사용함으로써, 확산층에서의 저항이 장치의 구동성능을 향상시키기 위하여 감소될 수 있다.
본 발명은 이후에 주어지는 상세한 설명과 본 발명의 바람직한 실시예의 첨부도면으로부터 더욱 상세하게 이해될 것이지만, 이것들은 발명에 대한 한정을 위하여 취해지는 것은 아니며, 단지 설명과 이해를 위한 것뿐이다.
도 1a 내지 도 1e 는 연속적인 순서로, 종래의 반도체장치의 제조공정의 처리단계에서의 단면을 도시하는 도.
도 2a 내지 도 2i 는 연속적인 순서로, 본 발명에 따른 반도체장치의 제조공정의 일 실시예의 처리단계에서의 단면을 도시하는 도.
도 3a 내지 도 3f 는 연속적인 순서로, 본 발명에 따른 반도체장치의 제조공정의 제 2 실시예의 처리단계에서의 단면을 도시하는 도.
도 4a 및 도 4d 는 연속적인 순서로, 본 발명에 따른 반도체장치의 제조공정의 제 3 실시예의 처리단계에서의 단면을 도시하는 도.
*도면의 주요부분에 대한 부호의 설명*
11, 31, 41 ... P 형 반도체기판17a, 17b ... 게이트
21, 35b, 37, 56 ... N-확산층22a, 22b, 38a, 38b ... 측벽층
34a, 34b, 54a, 54b ... 게이트전극
9, 21, 45, 59 ... NMOS 트랜지스터
10, 26, 42, 60 ... 메모리셀 트랜지스터
본 발명은 첨부도면을 참조하여 본 발명의 바람직한 실시예에 의하여 이하에 상세하게 설명될 것이다.
다음의 설명에서, 본 발명에 대한 철저한 이해를 제공하기 위하여 많은 특정한 세부사항이 기술된다. 그러나, 본 발명이 이러한 특정한 세부사항없이 실시될 수 있다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 것이다. 다른 예에서, 잘 알려진 구조들은 본 발명의 불필요한 애매함을 피하기 위하여 상세하게 도시되지 않는다.
도 2a 내지 도 2i 는 연속적인 순서로, 본 발명에 따른 반도체장치의 제조공정의 제 1 실시예의 처리단계를 도시하는 도이다. 먼저, 본 발명에 따른 반도체장치의 제 1 실시예의 구조가 기술될 것이다.
도 2i 에 도시된 것처럼, 장치격리층(12)이 P-형 반도체 기판(11)의 표면에 선택적으로 형성된다. 이것에 의하여, 복수의 소자 영역들이 기판(11)상의 메모리셀 영역(112)과 주변회로영역(111)에서 규정된다. 게이트 산화물층(14a 및 14b)은 주변회로영역(111)과 메모리셀영역(112)에서의 각각의 소자영역상에 형성된다. 게이트전극(17a 및 17b)은 이러한 게이트 산화물층(14a 및 14b)상에 형성된다. 또한, 측벽층(22a 및 22b)이 게이트전극(17a 및 17b)의 측면상에 형성된다.
주변회로영역(111)에서, 비소 이온을 포함하는 N-확산층(제 1 N-확산층)(21)이 게이트전극(17a)이 형성되지 않는 영역의 표면에 형성된다. N+확산층(24)은 N-확산층(21)의 표면에서보다 더 좁은 영역에서 그리고 N-확산층(21)의 표면에서 보다 더욱 높은 비소 이온 농도를 가지는 이러한 N-확산층(21)의 표면에서 형성된다. 이것에 의하여, NMOS 트랜지스터(25)의 소오스-드레인 영역이 구성된다.
한편, 메모리셀영역(112)에서, N+확산층(24)의 농도 보다 더욱 낮은 농도의 인 이온을 포함하는 N-확산층(제 2 N-확산층)이 게이트전극(17b)이 형성되지 않는 영역의 표면상에 형성된다. 이것에 의하여, 메모리셀 트랜지스터(26)의 소오스-드레인 영역이 형성된다. 예를 들어, 메모리셀 트랜지스터는 신호전하를 축적하기 위한 소자이며 NMOS 트랜지스터(25)는 메모리셀 트랜지스터(26)를 구동하기 위한소자라는 점을 인식하여야 한다.
다음에, 본 발명에 따라, 위에서 기술된 것처럼 구성되는 반도체장치를 위한 제조공정의 제 1 실시예가 기술될 것이다. 도 2a 에서 도시된 것처럼, 장치격리층(12)이 P-형 반도체기판(11)의 표면에서 선택적으로 형성된다. 이것에 의하여, 복수의 소자영역(13)이 기판(11)상의 메모리셀영역(112)과 그것의 주변회로영역(111)에서 규정된다.
그러면, 도 2b 에 도시된 것처럼, 산화물층(14) 및 다결정 실리콘층(15)이 연속적인 순서로 형성된다.
도 2c 에 도시된 것처럼, 연속하여 저항층이 다결정 실리콘층(15)상에 형성되고 저항층은 저항마스크(16)의 소망의 형상을 형성하기 위하여 포토리소그라피법에 의하여 패턴된다.
그후에, 도 2d 에 도시된 것처럼, 산화물층(14)과 다결정 실리콘층(15)이 게이트산화물층(14a)을 형성하기 위한 저항마스크(16)를 마스크로서 패턴되고 게이트전극(17a)이 주변회로영역(11)에 형성되며, 게이트산화물층(14b)과 게이트전극(17b)이 메모리셀영역(112)에 형성된다.
그후에, 도 2e 에 도시된 것처럼, 이러한 표면을 덮는 저항층이 형성된다. 그러면, 포토리소그라피법에 의하여 메모리영역(112)을 덮는 저항층을 위한 에칭에 의하여, 주변회로영역(111)을 덮는 저항마스크(제 1 저항 마스크)(18)가 형성된다. 후속하여, 마스크로서 메모리셀영역(112)에서의 저항마스크(18) 및게이트전극(17b)을 취하여, 인 이온이 저농도 N-확산층(제 1 N-확산층)을 형성하기 위하여 화살표(28b)에 의하여 도시된 것처럼 메모리셀영역(112)의 표면에 이온주입된다. 이것에 의하여, 메모리셀 트랜지스터의 소오스-드레인 영역이 형성된다. 이 경우에, 이온주입은 약 20Kev의 주입 에너지와 약 1.5×1013(atoms/㎠)의 도우즈양의 조건하에서 시행된다.
그러면, 도 2f 에 도시된 것처럼, 저항마스크(18)가 제거된다. 그러면, 저항층이 그들의 표면상에 형성된다. 주변회로영역(111)을 덮는 저항층은 메모리셀영역(111)만을 덮는 저항마스크(20)(제 2 저항마스크)를 형성하기 위한 포토리소그라피법을 사용하여 에칭된다. 후속하여, 마스크로서 주변회로영역(111)에서의 저항마스크(20) 및 게이트전극(17a)을 취하여, 비소 이온의 이온주입이 저농도 N- 확산층(제 2 확산층)을 형성하기 위하여 화살표(28)에 의하여 도시되는 것처럼 주변회로영역의 표면에서 시행된다. 이것에 의하여, NMOS 트랜지스터의 소오스-드레인 영역이 형성된다. 이때, 이온주입은 약 50keV의 주입 에너지와 약 3×1013(atoms/㎠)의 도우즈양의 조건하에서 시행된다.
후속하여, 도 2g 에 도시된 것처럼, 저항마스크(20)를 제거한 후에 실리콘 산화물층이 표면에 대하여 약 1000 내지 2000Å의 두께로 성장된다. 후속하여, 실리콘 산화물층이 게이트전극(17a 및 17b)의 측면상에서 측벽층(22a 및 22b)을 형성하기 위하여 이방성 에칭에 의하여 선택적으로 제거된다.
그러면, 도 2h 에 도시된 것처럼, 저항층이 이러한 표면상에 형성된다. 주변회로영역(111)을 덮는 저항층은 메모리셀영역(112)만을 덮는 저항마스크(23)를 형성하기 위하여 포토리소그래픽법을 사용하여 에칭된다. 후속하여, 주변회로영역(111)에서의 저항마스크(23)와 게이트전극(17a) 및 측벽층(22a)을 마스크로서 취하여, 비소 이온이 NMOS 트랜지스터의 소오스-드레인 영역에서 고농도의 N+확산층을 형성하기 위하여 화살표(28c)에 의하여 도시된 것처럼 주변회로영역(11)의 표면에 주입된다. 이때, 이온주입은 약 50keV의 주입에너지와 약 1×1015(atoms/㎠)의 도우즈양의 조건하에서 시행된다.
그후에, 도 2i 에 도시된 것처럼, 저항마스크(23)가 제거된다. 이것에 의하여, 비소 이온을 포함하는 LDD 구조의 소오스-드레인영역을 가지는 NMOS 트랜지스터(25)가 주변회로영역(111)에 형성된다. 한편, 저농도의 인 이온을 포함하는 소오스-드레인 영역을 가지는 메모리셀 트랜지스터(26)는 메모리셀영역(112)에 형성된다.
앞서의 기술된 것처럼 구성되는 반도체장치에서, 메모리셀 트랜지스터(26)의 소오스-드레인 영역은 인이 주입되는 N-확산층을 사용하여 형성된다. 따라서, 농도 프로파일은 드레인 부근의 전계강도를 적당하게 변화시키게된다. 그래서, 메모리셀 트랜지스터(26)의 커패시터에 축적되는 신호전하의 손실이 성공적으로 방지될 수있다.
또한, NMOS 트랜지스터(25)의 소오스-드레인 영역은 저농도의 비소 이온을포함하는 N-확산층과 고농도의 비소 이온을 포함하는 N+확산층(24)으로 구성된다. 비소 이온은 인 이온과 비교하여 유사한 확산계수를 가지므로, 쇼트채널효과에 의한 반도체장치의 특성의 열화를 방지하는 것이 가능하다. 또한, 비소 이온을 사용하여, N-확산층(21)의 저항이 장치의 구동특성을 향상시키기 위하여 더욱 작게 이루어질 수 있다.
도 3a 내지 3f 는 연속적으로 본 발명의 제조공정의 제 2 실시예의 처리단계를 도시한 단면도이다. 먼저, 본 발명에 따른 반도체장치의 제 2 실시예의 구조가 도 3f 를 참조하여 기술될 것이다. 장치격리층(32)이 P형 반도체기판(31)의 표면상에 선택적으로 형성된다. 그래서, 복수의 소자영역이 기판상의 메모리 셀영역(122)과 그것의 주변회로영역(121)에 각각 형성된다. 게이트전극(34a 및 34b) 도 이러한 게이트 산화물층(43a 및 43b)상에 형성된다. 또한, 전극(34a 및 34b)도 게이트전극(34a 및 34b)의 표면의 측면에 형성된다.
주변화로영역(121)에서, 저농도의 비소 이온과 인 이온을 포함하는 N-확산층(37)이 게이트전극(34a)이 형성되지 않는 영역에서 기판(31)의 표면에 형성된다. N-확산층의 농도보다 더욱 높은 농도로 비소 이온을 포함하는 N+확산층(40)이 N-확산층(37)보다 더욱 좁은 영역에서 이러한 N-확산층(37)의 표면상에 형성된다. 이것에 의하여, NMOS 트랜지스터(41)의 소오스-드레인 영역이 형성된다.
한편, 메모리셀영역(122)에서, N+확산층(40)보다 더욱 낮은 농도의 인 이온을 포함하는 N-확산층(35b)이 게이트전극(34b)이 형성되지 않는 영역에서 기판(31)의 표면상에 형성된다. 이것에 의하여, 메모리셀 트랜지스터(42)의 소오스-드레인 영역이 형성된다.
다음에, 위에서 기술된 것처럼 구성된 반도체장치의 제 2 실시예의 제조공정에 대하여 토의될 것이다. 먼저, 도 3a 에 도시된 것처럼, 소자영역(33)이 P 형 반도체기판(31)상의 메모리셀영역(122)과 주변회로영역(121)에 장치격리층(32)을 형성함으로서 정의된다. 그러면, 게이트산화물층(43a 및 43b))과 게이트전극(34a 및 34b)이 소자영역(33)에 선택적으로 형성된다. 이러한 처리단계까지, 공정은 제 1 실시예의 공정과 동일하다.
다음에, 도 3b 에 도시된 것처럼, 게이트전극(34a 및 34b)을 마스크로 취하여, 인 이온이 NMOS 트랜지스터의 소오스-드레인 영역에서 저농도 N-확산층 (제 1 N-확산층)을 형성하기 위하여 화살표(44a)에 의하여 도시된 것처럼 기판(31)의 표면에 주입되고, 이것과 관련하여, 저농도 N-확산층(제 1 N-확산층)(35b)이 메모리셀 트랜지스터의 소오스-드레인 영역에 형성된다. 이때, 이온주입은 약 30keV의 주입에너지와 약 1.5×1013(atoms/㎠)의 도우즈양의 조건하에서 시행된다. 인 이온 주입의 도우즈양은 메모리셀 트랜지스터의 구동성능을 만족하는 범위내에서 충분히작아야한다. 즉, 인 이온은 NMOS 트랜지스터에서의 불순물 농도가 쇼트채널효과를 야기하지 않도록 약 1×1013내지 1.5×1013(atoms/㎠)와 같은 도우즈양에서 주입되어야 한다.
그후에, 도 3c 에 도시된 것처럼, 저항층이 이러한 표면상에 형성된다. 그후, 주변회로영역(121)을 덮는 저항층이 메모리셀영역(122)만을 덮는 저항 마스크(36)를 형성하기 위하여 포토리소그래픽 기술을 사용하여 에칭된다. 후속하여, 주변회로영역(121)에서의 저항마스크(36)와 게이트전극(34a)을 마스크로하여, 비소 이온이 화살표(44b)에 의하여 도시되는 것처럼, 주변회로영역(121)에서의 기판(31)의 표면에 주입된다. 이것에 의하여, 저농도의 인 이온과 비소 이온을 포함하는 N-확산층(37)이 NMOS 트랜지스터의 소오스-드레인 영역에 형성된다. 이때, 이온주입은 약 50keV의 주입에너지와 약 3×1013(atoms/㎠)의 도우즈양의 조건하에서 시행된다. 비소인온을 주입함으로써, NMOS 트랜지스터의 소오스-드레인 영역에서의 저항이 감소될 수 있다.
그후에, 도 3d 에 도시된 것처럼, 저항마스크(36)를 제거한후에, 실리콘 산화물층이 표면상에서 약 1000 내지 2000Å의 두께로 성장한다. 그러면, 실리콘 산화물층은 게이트전극(34a 및 34b)의 측면상에서 측벽층(38a 및 38b)을 형성하기 위하여 이방성 에치을 사용하여 선택적으로 에칭된다.
후속하여, 도 3e 에 도시된 것처럼, 저항층이 그 표면상에 형성된다. 그러면, 주변회로영역(121)을 덮는 저항층이 메모리셀영역(122)만을 덮는저항마스크(39)를 형성하기 위하여 포토리소그라픽 기술을 사용하여 에칭된다. 후속하여, 주변회로영역(121)에서의 저항마스크(39), 게이트전극(34a) 및 측벽층(38a)을 마스크로써, 비소 이온이 화살표(44c)에 의하여 도시되는 것처럼 주변회로영역에서 기판(31)의 표면에 주입된다. 이것에 의하여, 고농도 N+확산층(40)이 NMOS 트랜지스터의 소오스-드레인 영역에 형성된다. 이때, 이온주입은 예를 들어, 약 50keV의 주입에너지와 약 1×1015(atoms/㎠)의 도우즈양의 조건하에서 시행된다.
그후에, 도 3f 에 도시되는 것처럼, 저항마스크(39)가 제거된다. 이것에 의하여 인 이온 및 비소 이온을 포함하는 LDD 구조의 소오스-드레인 영역을 가지는 NMOS 트랜지스터(41)가 주변회로영역(121)에 형성된다. 한편, 비소 이온을 포함하는 소오스-드레인 영역을 가지는 메모리셀 트랜지스터(42)가 메모리셀영역(122)에 형성된다.
위에서 서술된 것처럼 구성된 반도체장치에서도, 메모리셀 트랜지스터(42)의 소오스-드레인 영역이 인 이온을 포함하는 N-확산층(35b)을 가지고 형성되기 때문에, 메모리셀 트랜지스터(42)에서의 커패시터에 축적되는 신호전하의 손실을 방지하는 것이 가능하게된다.
한편, NMOS 트랜지스터(41)의 소오스-드레인 영역이 저농도의 인 이온과 비소 이온을 포함하는 N-확산층(37)과 고농도의 비소 이온을포함하는 N+확산층(40)을가지고 구성된다. 비소 이온은 N-확산층(37)에서 쇼트채널효과를 야기하지 않는 농도로 주입된다는 점에 유의하여야 한다. 따라서, 이전의 제 1 실시예와 유사하게, 쇼트채널효과 때문에 반도체장치의 특성의 열화가 성공적으로 방지될 수 있으며,이와 관련하여 장치의 구동성능도 향상될 수 있다.
더욱이, 이전의 제 2 실시예에서, 도 2e에서 도시된 저항마스크(18)를 형성하고 제거하는 처리단계 때문에, 제 1 실시예와 비교하여,이러한 공정이 단순화될 수 있다.
도 4a 내지 4d 는 연속적으로, 본 발명에 따른 반도체장치의 제조공정의 제 3 실시예의 처리단계를 도시하는 도이다. 먼저, 본 발명에 따른 반도체장치의 제 3 실시예의 구조가 도 4d를 참조하여 기술될 것이다. 장치격리층(52)은 P 형 반도체 기판(51)의 소오스상에 선택적으로 형성된다. 그래서, 복수의 소자영역이 기판(51)상의 메모리셀영역(132)과 그것의 주변회로영역(131)에 정의된다. 게이트 산화물층(61a 및 61b)이 주변회로영역(131)과 메모리셀영역(132)에서의 각각의 소자영역상에 형성된다. 게이트전극(54a 및 54b)이 각각 게이트산화물층(61a 및 61b)상에 형성된다.
주변회로영역(131)에서, 고농도로 비소 이온을 포함하는 N+확산층(58)이 게이트전극(54a)이 형성되지 않는 영역에서 기판(51)의 표면상에 형성된다. 이것에 의하여, NMOS 트랜지스터(59)의 소오스-드레인 영역이 형성된다.
한편, 메모리셀영역(132)에서, N+확산층(58)보다 더욱 낮은 농도의 비소 이온을 포함하는 N-확산층(56)이 게이트전극(54b)이 형성되지 않는 영역에서 기판(51)의 표면상에 형성된다. 이것에 의하여, 메모리셀 트랜지스터(60)의 소오스-드레인 영역이 형성된다.
다음에, 위에서 기술된 것처럼 구성되는 반도체장치의 제 3 실시예의 제조공정에 대한 설명이 기술된다. 먼저, 도 4a 에 도시된 것처럼, 소자영역(53)이 P형 반도체기판(51)의 표면에서의 메모리셀영역(132)과 주변회로영역(131)에서 장치격리층(52)을 형성하여 정의된다. 그러면, 게이트산화물층(61a 및 61b) 및 게이트전극(54a 및 54b)이 소자영역(53)상에서 선택적으로 형성된다.
다음에, 도 4b 에 도시된 것처럼, 저항마스크(제 1 저항마스크)가 주변회로영역(131)상에 선택적으로 형성된다. 후속하여, 인 이온이 메모리셀영역(132)에서의 저항마스크(55)와 게이트전극(54b)을 마스크로 하여, 기판(51)의 표면에 주입된다. 이것에 의하여, 메모리셀 트랜지스터의 소오스-드레인 영역이 될 저농도 N-확산층(56)이 형성된다.
후속하여, 도 4c 에 도시된 것처럼, 저항마스크(55)를 제거한 후, 저항마스크(제 2 저항마스크)(57)가 메모리셀영역(132)상에 선택적으로 형성된다. 이러한 처리단계까지, 공정은 도 2a 내지 도 2f 에 도시된 것처럼 제 1 실시예에서의 처리단계와 동일하다. 후속하여, 주변회로영역(131)에서의 저항마스크(57)와 게이트전극(54a)을 마스크로 하여, 비소 이온이 화살표(62b)에 의하여 도시되는 것처럼 주변회로영역(131)에서의기판(51)의 표면에 주입된다. 이것에 의하여, 고농도 N+확산층(58)이 NMOS 트랜지스터의 소오스-드레인 영역에 형성된다. 이때, 이온주입은 예를 들어, 약 50keV의 주입에너지와 약 1×1015(atoms/㎠)의 도우즈양의 조건하에서 시행된다.
후속하여, 도 4d 에 도시된 것처럼, 저항마스크(57)가 제거된다. 이것에 의하여, 비소 이온을 포함하는 단일의 드레인 구조를 가지는 NMOS 트랜지스터(59)가 주변회로영역(131)에 형성된다. 한편, 인 이온을 포함하는 소오스-드레인 영역을 가지는 메모리셀 트랜지스터(60)가 메모리셀영역(132)에 형성된다.
위에서 기술된 것처럼 구성된 반도체장치에서, 메모리셀 트랜지스터(42)에서의 커패시터에 축적된 신호전하의 손실을 방지하는 것이 가능하다. 또한, 쇼트채널효과에 기인한 반도체장치의 특성의 열화가 성공적으로 제거될 수 있으며, 이와 관련하여 장치의 구동성능도 개선될 수 있다.
위에서 기술된 것처럼, 도 2a 내지 4d 를 참조하여 제 1 내지 제 3 실시예에 따라 상세하게 기술된 것처럼, 본 발명의 구성은 실시예에서 특정된 것들에 한정되는 것이 아니며 본 발명의 원치으로부터 벗어남이 없이 다양한 방법으로 수정될 수 있다.
예를 들어, 이전의 실시예에서, 메모리셀 트랜지스터의 소오스-드레인 영역만이 저농도 인 이온을 포함하는 N-확산층을 가지고 형성된다. 그러나, 본 발명에서 동일한 기판상에 형성되도록 하기 위하여 감지증폭기 회로부에 형성되는 트랜지스터의 소오스-드레인 영역이 저농도 인 이온을 포함하는 N-확산층을 가지고 형성될 수도 있다. 이것에 의하여, 제 1 내지 제 3 실시예에 의하여 얻어지는 것과 같은 유사한 효과가 얻어질 수 있다.
한편, 측벽층이 메모리셀 트랜지스터의 게이트전극의 측면상에 형성되는데, 측벽층을 제공하는 것은 기본적인 것이 아니다. 이 경우에, 제 1 실시예에서, 저항마스크(20)를 제거함이 없이, N-확산층(21)의 형성후에, 측벽층(22a)이 후속하여 주변회로영역(131)에서 게이트전극(17a)의측면상에 형성될 수 있다. 그후에, N+확산층(24)이 주변회로영역(131)에 형성될 수 있다.
또한, 제 2 실시예의 경우에, 저항마스크(36)를 제거함이 없이, N-확산층(37)의 형성후에, 측벽층(38a)이 후속적으로 주변회로영역(121)에서의 게이트전극(38a)의 측벽상에 형성될 수 있다. 그후에, N+확산층(40)이 주변회로영역(121)에 형성된다. 이것에 의하여, 제조공정이 실행가능성을 향상시키기 위하여 단순화될 수 있다. 그러나, 저항마스크(20 및 36)는 연속적인 3 개의 단계를 통하여 연속적으로 사용되기 때문에, 저항마스크는 다른 처리단계에서 사용되는 것보다 더욱 높은 내구성을 가져야한다.
또한, 본 발명에 따른 구조는 DRAM 뿐만 아니라 다이나믹 메모리 셀을 채용하는 논리장치, 메모리 등에 적용 가능하다. 더욱이, 본 발명의 구조는 메모리셀을 가지는 장치, 직렬로 복수의 인버터단을 가지고 접속되는 스태틱 메모리셀등에적용 가능하다. 즉, 본 발명은 작은 전류에 의하여 동작하며 소정의 주기동안 전하를 저장할 것을 요구하는 회로를 포함하는 장치에 폭 넓게 활용가능하다.

Claims (27)

  1. 신호전하를 축적하기 위한 소자가 형성된 메모리셀 영역과, 상기 메모리셀 영역의 각 소자를 구동하기 위한 소자가 형성된 주변회로 영역이 동일한 반도체 기판상에 설치된 반도체장치에 있어서,
    상기 주변회로영역에 형성되고, 비소 이온을 함유하는 N-확산층과 비소 이온을 함유하는 N+확산층의 이중구조를 가지는 제 1 불순물확산층으로 이루어지는 소오스-드레인영역을 가지며, 상기 N-확산층에 있어서 비소 이온의 농도는 상기 N+확산층에서 보다 낮은, N채널의 MOS 트랜지스터,
    상기 메모리셀영역에 형성되고, 인 이온을 함유하는 제 2 불순물확산층만으로 이루어지는 소오스-드레인 영역을 가지며, 상기 제 2 불순물 확산층에 있어서 인 이온의 농도는 상기 N+확산층에서의 비소 이온의 농도보다 낮은, 메모리셀 트랜지스터를 포함하는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서, 상기 N-확산층은 3×1013(atoms/㎠) 이하의 도우즈양으로 상기 반도체기판의 표면에 비소가 주입되는 것에 의하여 형성되는 것을 특징으로 하는 반도체장치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 N+확산층은 1×1015(atoms/㎠) 이상의 도우즈양으로 상기 N-확산층의 표면에 비소가 주입되는 것에 의하여 형성되는 것을 특징으로 하는 반도체장치
  4. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 불순물확산층은 1.5×1013(atoms/㎠) 이하의 도우즈양으로 상기 반도체기판의 표면에 인이 주입되는 것에 의하여 형성되는 것을 특징으로 하는 반도체장치.
  5. 신호전하를 축적하기 위한 소자가 형성된 메모리셀 영역과, 상기 메모리셀 영역의 각 소자를 구동하기 위한 소자가 형성된 주변회로 영역이 동일한 반도체 기판상에 설치된 반도체장치에 있어서,
    상기 주변회로영역에 형성되고, 비소 이온 및 인 이온을 함유하는 N-확산층과 비소 이온을 함유하는 N+확산층의 이중구조를 가지는 제 1 불순물 확산층으로 이루어지는 소오스-드레인영역을 가지며, 상기 N-확산층에 있어서 비소 이온 및 인 이온의 농도의 합은 상기 N+확산층에 있어서 비소 이온의 농도보다 낮은, N채널의 MOS 트랜지스터; 및
    상기 메모리셀영역에 형성되고, 인 이온을 함유하는 제 2 불순물확산층만으로 이루어지는 소오스-드레인영역을 가지며, 상기 제 2 불순물확산층에 있어서 인 이온의 농도는 상기 N-확산층에 있어서 인 이온의 농도와 실질적으로 동일한, 메모리셀 트랜지스터를 포함하는 것을 특징으로 하는 반도체장치.
  6. 제 5 항에 있어서, 상기 N-확산층 및 제 2 불순물확산층에 포함되는 인은 1×1013내지 1.5×1013(atoms/㎠) 의 도우즈양으로 상기 반도체기판의 표면에 주입되는 것을 특징으로 하는 반도체장치.
  7. 제 5 항 또는 제 6 항에 있어서, 상기 N-확산층에 포함되는 비소는, 3×1013(atoms/㎠)이하의 도우즈양으로 상기 반도체기판의 표면에 비소가 주입되는 것을 특징으로 하는 반도체장치.
  8. 제 5 항 또는 제 6 항에 있어서, 상기 N+확산층은 1×1015(atoms/㎠) 이상의 도우즈양으로 상기 N-확산층의 표면에 비소가 주입되는 것에 의하여 형성되는 것을 특징으로 하는 반도체장치.
  9. 신호전하를 축적하기 위한 소자가 형성된 메모리셀 영역과, 상기 메모리셀영역의 각 소자를 구동하기 위한 소자가 형성된 주변회로 영역이 동일한 반도체 기판상에 설치된 반도체장치에 있어서,
    상기 주변회로영역에 형성되고, 인 이온을 함유하지 않는 비소 이온을 포함하는 제 1 불순물확산층으로 이루어지는 소오스-드레인영역을 가지는 N채널의 MOS 트랜지스터; 및
    상기 메모리셀영역에 형성되고, 인 이온을 함유하는 제 2 불순물확산층만으로 이루어지는 소오스-드레인영역을 가지며, 상기 제 2 불순물확산층에 있어서 인 이온의 농도는 상기 제 1 불순물확산층에 있어서의 비소 이온의 농도보다 낮은, 메모리셀 트랜지스터를 포함하는 것을 특징으로 하는 반도체장치.
  10. 제 9 항에 있어서, 상기 제 1 불순물확산층은 1×1015(atoms/㎠) 이상의 도우즈양으로 상기 반도체기판의 표면에 비소가 주입되는 것에 의하여 형성되는 것을 특징으로 하는 반도체장치.
  11. 제 9 항 또는 제 10 항에 있어서, 상기 제 2 불순물확산층은 1.5×1015(atoms/㎠) 이상의 도우즈양으로 상기 반도체기판의 표면에 인이 주입되는 것에 의하여 형성되는 것을 특징으로 하는 반도체장치.
  12. 신호전하를 축적하기 위한 소자가 형성된 메모리셀 영역과, 상기 메모리셀영역의 각 소자를 구동하기 위한 소자가 형성된 주변회로 영역이 동일한 반도체 기판상에 설치된 반도체장치의 제조방법에 있어서,
    상기 메모리셀영역 및 상기 주변회로영역내에, 각각 게이트를 형성하는 제 1 공정;
    상기 메모리셀영역에 정합하는 개구부를 가지는 제 1 포토레지스트 마스크를 형성하는 제 2 공정;
    상기 제 1 포토레지스트 마스크 및 상기 메모리셀영역내에 형성된 게이트를 마스크로서, 인 이온을 상기 반도체기판에 주입하는 것에 의하여, 상기 메모리셀영역내의 소오스-드레인영역에 제 1 불순물확산층을 형성하는 제 3 공정;
    상기 주변회로영역에 정합하는 개구부를 가지는 제 2 포토레지스트 마스크를 형성하는 제 4 공정; 및
    상기 제 2 포토레지스트 마스크 및 상기 주변회로영역내에 형성된 게이트를 마스크로서, 비소 이온을 상기 반도체기판에 주입하는 것에 의하여, 상기 주변회로영역내의 소오스-드레인영역에 상기 제 1 불순물확산층보다도 불순물 농도가 높은 제 2 불순물확산층을 형성하는 제 5 공정을 포함하며,
    상기 제 2 불순물확산층을 형성하는 때에는 인 이온이 주입되지 않는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제 12 항에 있어서, 상기 제 3 공정에서는, 1.5×1013(atoms/㎠) 이하의 도우즈양으로 인 이온이 주입되는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제 12 항 또는 제 13 항에 있어서, 상기 제 5 공정에서는 1×1015(atoms/㎠) 이상의 도우즈양으로 비소 이온이 주입되는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 신호전하를 축적하기 위한 소자가 형성된 메모리셀 영역과, 상기 메모리셀 영역의 각 소자를 구동하기 위한 소자가 형성된 주변회로 영역이 동일한 반도체 기판상에 설치된 반도체장치의 제조방법에 있어서,
    상기 메모리셀영역 및 상기 주변회로영역에, 각각 게이트를 형성하는 제 1 공정;
    상기 메모리셀영역에 정합하는 개구부를 가지는 제 1 포토레지스트 마스크를 형성하는 제 2 공정;
    상기 제 1 포토레지스트 마스크 및 상기 메모리셀영역내에 형성된 게이트를 마스크로서, 인 이온을 상기 반도체기판에 주입하는 것에 의하여, 상기 메모리셀영역내의 소오스-드레인영역에 제 1 불순물확산층을 형성하는 제 3 공정;
    상기 주변회로영역에 정합하는 개구부를 가지는 제 2 포토레지스트 마스크를 형성하는 제 4 공정;
    상기 제 2 포토레지스트 마스크 및 상기 주변회로영역내에 형성된 게이트를마스크로서, 비소 이온을 상기 반도체기판에 주입하는 것에 의하여, 상기 주변회로영역내의 소오스-드레인영역에 제 2 불순물확산층을 형성하는 제 5 공정;
    상기 주변회로영역에 정합하는 개구부를 가지는 제 3 포토레지스트 마스크를 형성하는 제 6 공정; 및
    상기 제 3 포토레지스트 마스크 및 상기 주변회로영역내에 형성된 게이트를 마스크로서, 비소 이온을 상기 반도체기판에 주입하는 것에 의해, 상기 주변회로영역내의 소오스-드레인영역에 상기 제 2 불순물확산층보다도 불순물농도가 높은 제 3 불순물확산층을 형성하는 제 7 공정을 포함하며,
    상기 주변회로영역내의 소오스-드레인영역에는 인 이온이 주입되지 않는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제 15 항에 있어서, 상기 제 3 공정에서는 1.5×1013(atoms/㎠) 이하의 도우즈양으로 인 이온이 주입되는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제 15 항 또는 제 16 항에 있어서, 상기 제 5 공정에서는 3×1013(atoms/㎠) 이하의 도우즈양으로 비소 이온이 주입되는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제 15 항 또는 제 16 항에 있어서, 상기 제 7 공정에서는 1×1015(atoms/㎠)이상의 도우즈양으로 비소 이온이 주입되는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 신호전하를 축적하기 위한 소자가 형성된 메모리셀 영역과, 상기 메모리셀 영역의 각 소자를 구동하기 위한 소자가 형성된 주변회로 영역이 동일한 반도체 기판상에 설치된 반도체장치의 제조방법에 있어서,
    상기 메모리셀영역 및 상기 주변회로영역내에 각각 게이트를 형성하는 제 1 공정;
    상기 게이트를 마스크로 하여, 인 이온을 상기 반도체기판에 주입하는 것에 의하여, 상기 메모리셀영역 및 상기 주변회로영역내의 각 소오스-드레인영역에 제 1 불순물확산층을 형성하는 제 2 공정;
    상기 주변회로영역에 정합하는 개구부를 가지는 제 1 포토레지스트 마스크를 형성하는 제 3 공정;
    상기 제 1 포토레지스트 마스크 및 상기 주변회로영역내에 형성된 게이트를 마스크로서, 비소 이온을 상기 반도체기판에 주입하는 것에 의하여, 상기 주변회로영역내의 소오스-드레인영역에 제 2 불순물확산층을 형성하는 제 4 공정; 및
    상기 제 1 포토레지스트 마스크 및 상기 주변회로영역내에 형성된 게이트를 마스크로서, 비소 이온을 상기 반도체기판에 주입하는 것에 의하여, 상기 주변회로영역내의 소오스-드레인영역에 상기 제 2 불순물확산층보다도 불순물농도가 높은 제 3 불순물확산층을 형성하는 제 5 공정을 포함하며,
    상기 주변회로영역내의 소오스-드레인영역에는, 인 이온이 주입되지 않는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제 19 항에 있어서, 상기 제 2 공정에서는 1.5×1013(atoms/㎠) 이하의 도우즈양으로 인 이온이 주입되는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제 19 항 또는 제 20 항에 있어서, 상기 제 4 공정에서는 3×1013(atoms/㎠) 이하의 도우즈양으로 비소 이온이 주입되는 것을 특징으로 하는 반도체장치의 제조방법.
  22. 제 19 항 또는 제 20 항에 있어서, 상기 제 5 공정에서는 1×1015(atoms/㎠) 이상의 도우즈양으로 비소 이온이 주입되는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 신호전하를 축적하기 위한 소자가 형성된 메모리셀 영역과, 상기 메모리셀 영역의 각 소자를 구동하기 위한 소자가 형성된 주변회로 영역이 동일한 반도체 기판상에 설치된 반도체장치의 제조방법에 있어서,
    상기 메모리셀영역 및 상기 주변회로영역내에 각각 게이트를 형성하는 제 1 공정;
    상기 게이트를 마스크로서, 인 이온을 상기 반도체기판에 주입하는 것에 의하여, 상기 메모리셀영역 및 상기 주변회로영역내의 각 소오스-드레인영역에 제 1 불순물확산층을 형성하는 제 2 공정;
    상기 주변회로영역에 정합하는 개구부를 가지는 제 1 포토레지스트 마스크를 형성하는 제 3 공정;
    상기 제 1 포토레지스트 마스크 및 상기 주변회로영역내에 형성된 게이트를 마스크로서, 비소 이온을 상기 반도체기판에 주입하는 것에 의하여, 상기 주변회로영역내의 소오스-드레인영역에 제 2 불순물확산층을 형성하는 제 4 공정;
    상기 주변회로영역에 정합하는 개구부를 가지는 제 2 포토레지스트 마스크를 형성하는 제 5 공정; 및
    상기 제 2 포토레지스트 마스크 및 상기 주변회로영역내에 형성된 게이트를 마스크로서, 비소 이온을 상기 반도체기판에 주입하는 것에 의하여, 상기 주변회로영역내의 소오스-드레인영역에 상기 제 2 불순물확산층보다도 불순물농도가 높은 제 3 불순물확산층을 형성하는 제 6 공정을 포함하며,
    상기 주변회로영역내의 소오스-드레인영역에는 인 이온이 주입되지 않는 것을 특징으로 하는 반도체장치의 제조방법.
  24. 제 23 항에 있어서, 상기 제 2 공정에서는 1.5×1013(atoms/㎠) 이하의 도우즈양으로 인 이온이 주입되는 것을 특징으로 하는 반도체장치의 제조방법.
  25. 제 23 항 또는 제 24 항에 있어서, 상기 제 4 공정에서는 3×1013(atoms/㎠) 이하의 도우즈양으로 비소 이온이 주입되는 것을 특징으로 하는 반도체장치의 제조방법.
  26. 제 23 항 또는 제 24 항에 있어서, 상기 제 6 공정에서는 1×1015(atoms/㎠) 이상의 도우즈양으로 비소 이온이 주입되는 것을 특징으로 하는 반도체장치의 제조방법.
  27. 제 12 항, 제 13 항, 제 15 항, 제 16 항, 제 19 항, 제 20 항, 제 23 항, 또는 제 24 항에 있어서, 상기 제 1 불순물확산층을 형성하는 때에는 비소 이온이 주입되지 않는 것을 특징으로 하는 반도체장치의 제조방법.
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